集成電路中的無源元件(半導體集成電路共14章)課件

1、2022/8/11半導體集成電路學校：重慶文理學院院系：電子電氣工程學院專業(yè)：電子、微電 時間：春季學期2022/8/12第3章 集成電路中的無源元件集成電阻器集成電容器2022/8/13集成電路中的無源元件一般集成電路中使用的無源元件:電阻、電容常見的無源元件有電阻、電容、 電感本章將介紹雙極集成電路和MOS集成電路中常用的各類電阻器和電容器，討論其結構、性能、寄生效應和設計，并簡要介紹集成電路中的互連線。 集成電路中常用的無源元件是電阻、電容，它們的制作工藝與NPN管(或MOS管) 兼容。集成電阻、電容的最大優(yōu)點是元件間的匹配及溫度跟蹤較好，所以在電路設計時應充分利用此特點，使電路性能不是

2、依賴于單個元件的特性，而是與元件的比值有關。集成電阻器和電容器的缺點如下： (1)精度低(土20)，絕對誤差大； (2)溫度系數較大； (3)可制作的范圍有限，不能太大，又不能太??； (4)占用的芯片面積大，成本高。所以在集成電路中應多用有源元件，少用無源元件。2022/8/15集成電路中的無源元件1 電阻wdL常用集成電阻器基區(qū)擴散電阻發(fā)射區(qū)擴散電阻、埋層擴散電阻基區(qū)溝道電阻、外延層電阻離子注入電阻多晶硅電阻、MOS電阻2022/8/16集成電阻器 集成電路中的電阻器可以通過金屬膜、摻雜的多晶硅，或者通過雜質擴散到襯底的特定區(qū)域產生。這些電阻都是微結構，因此它們只占用襯底很小的面積。電阻和芯

3、片電路的連接是通過與導電金屬形成接觸實現的(見下圖）。n- Substrate Metal contact Film type resistorSiO2, dielectric material Metal contactn-p- Diffused resistorSiO2, dielectric material集成電路中的電阻結構此外還有以下幾類電阻： 低阻類電阻：如發(fā)射區(qū)擴散電阻，埋層電阻等； 高阻類電阻：如基區(qū)溝道電阻，外延層電阻等； 高精度電阻：如離子注入電阻，薄膜電阻等； 在MOSIC中除了擴散電阻以外，還有多晶硅電阻和MOSFET形成的電阻。2022/8/19這類電阻是利用集成電

4、路中晶體管的基區(qū)擴散層做成的，它是由被隔離的n型外延層上進行一次p型基區(qū)擴散而形成。氧化膜pnnP型擴散層（電阻）基區(qū)擴散電阻（Rs=100-200 / )Rs為基區(qū)擴散的薄層電阻L、W為電阻器的長度和寬度端頭修正拐角修正因子橫向擴散修正因子薄層電阻值Rs的修正小阻值電阻可采用胖短圖形一般阻值電阻可采用瘦長圖形對大阻值電阻可采用折疊圖形VCCLw2022/8/1112022/8/112不同電阻條寬和端頭形狀的端頭修正因子LeWe5m0.80.90.9W0.330 m20 m0.1約 0約 050 m(1)端頭修正 因為端頭處的電力線彎曲和引線孔流入的電流方向等問題，使得計算端頭處的電阻值需要引

5、入修正，稱為端頭修正。通常采用經驗的辦法，引入端頭修正因子k1，表示整個端頭對總電阻方塊數的貢獻。下圖給出了不同電阻條寬和端頭形狀的端頭修正因子，k1=0.5方，表示整個端頭對總電阻的貢獻相當于0.5方，對于大電阻(LW),端頭修正因子可以忽略不計。2022/8/114(2)拐角修正因子 對于一些大電阻，為了充分利用面積和布圖方便，通常將他們設計成圖所示的折疊形式，但在其拐角處電力線是不均勻的。實測表明，每個拐角對電阻的貢獻相當于0.5方，即拐角修正因子k2=0.5方。此時，電阻長度為 L=L1+L2+L3L1L3WW=L2WW拐角修正2022/8/116(3)橫向擴散修正因子m 橫向擴散因子

6、主要考慮以下兩個因素：1. 由于存在橫向擴散，在表面處最寬，表面處的基區(qū)寬度WS為 WSW+20.8xjc拐角擴散區(qū)近似為以xjc為半徑的圓柱體的1/4。2. 雜質濃度在橫向擴散區(qū)表面與擴散窗口正下方的表面區(qū)域不同，其濃度由擴散窗口處的NS逐步降低，到達PN結處的雜質濃度為Nepi。 假定橫向擴散區(qū)的縱向雜質分布與擴散窗口下方相同，則對于基區(qū)擴散電阻，其有效寬度Weff可表示為 Weff=W0.55xjc，即橫向擴散因子m=0.55。WsWeffWPxjcN+-BLN-epiP+P+SiO2P-SUB 基區(qū)擴散電阻的橫截面在考慮了端頭、拐角及橫向擴散三項修正后，基區(qū)擴散電阻的計算公式為(4)薄

7、層電阻值的修正 一般情況下基區(qū)薄層電阻RS是在硼擴散再分布以后測量的，但是基區(qū)擴散后還有多道高溫工藝，仍然會影響雜質的分布，所以實際的基區(qū)薄層電阻RSa比原來測量的RS高，經驗公式為 RSa=KaRS式中Ka為一常數，由實驗確定，一般在1.061.25之間。2022/8/1202022/8/121氧化膜pnP型擴散層（電阻）基區(qū)擴散電阻最小條寬的設計設計規(guī)則決定最小條寬工藝水平和精度流經電阻的最大電流取三者中的最大者電阻圖形的設計是在已知阻值R和工藝參數(RS,xjc)的條件下，設計電阻的最小條寬和形狀。2022/8/123為保證一定成品率而規(guī)定的一組最小尺寸數據稱為設計規(guī)則，是由工藝制造水平

8、決定的。這些規(guī)則主要考慮了制板、光刻等工藝實現的最小線條寬限、最小圖形間距、最小開孔、最小套刻精度等。所以最小擴散條寬必須復合設計規(guī)則。氧化膜pnP型擴散層（電阻）(1)設計規(guī)則決定的最小條寬Wmin氧化膜p510%如果LW, 可以忽略不記 (2)工藝水平和電阻精度所決定的最小電阻條寬2022/8/125如果工藝控制水平可使由線寬引起的電阻相對誤差小于10%,2022/8/126(3)流經電阻的最大電流決定的最小電阻條寬擴散電阻與分立電阻一樣，同樣有功耗的限制。對于扁平封裝或TO型封裝的IC，在室溫下要求電阻的單位面積最大功耗為發(fā)射區(qū)(磷)擴散電阻由于發(fā)射區(qū)擴散的雜質濃度較高，薄層電阻較小，所

9、以只能做一些小的電阻。發(fā)射區(qū)擴散電阻有兩種結構，一種是直接在外延層上擴散N+層來形成，需要單獨的隔離區(qū)，不存在寄生效應。LWN-epiN+xjeP+P+P-SUBRR發(fā)射區(qū)擴散電阻結構圖 (a) 頂視圖 (b) 橫截面圖 另一種發(fā)射區(qū)擴散電阻的結構如右圖所示，可以看出，它是和其他電阻做在一個隔離島上，但發(fā)射區(qū)擴散電阻要做在一個單獨的P型擴散區(qū)中，因為存在寄生PNP效應，所以需要隱埋層。N+P接負電位接最高正電位接最低負電位RRP+N+N-epiN+-BLP-SUB(a)頂視圖(b) A-A橫截面圖和其他電阻共用一個隔離區(qū)的 發(fā)射區(qū)擴散電阻 發(fā)射區(qū)擴散電阻主要用來做小阻值電阻和在連線交叉時做“橋

10、”用（以實現交叉連線之間的隔離，而低阻值的“磷橋”則作為某條連線的一部分），其電阻值的計算方法和基區(qū)擴散電阻類似。CDAB(a) 頂視圖ABDP+N+N-epiP-SUB(b) 橫截面圖 發(fā)射區(qū)擴散電阻作“磷橋”隱埋層電阻 隱埋層因重摻雜，所以電阻較小，可用來做小電阻。特別便于做與晶體管集電極相連的小電阻，。對這種結構，整個電阻R為R=R1+R2+R3其中R2為隱埋層電阻，其計算方法與計算集電極串聯電阻相同。影響因素較多，精度不易控制。RQ2Q1B+VCC(a)BEN+N+PN-epiR1R2R3N+-BLP-SUB(b) (c)隱埋層電阻的結構和應用VccEB2022/8/131氧化膜pnn

11、耗盡層（反向偏壓）夾層電阻區(qū)域夾層電阻（RF=2-10K / )n+nN型擴散層基區(qū)溝道電阻基區(qū)溝道電阻 它是在基區(qū)擴散層上再覆蓋一層發(fā)射區(qū)擴散層，溝道電阻區(qū)的層厚為xjc-xje,所以稱其為溝道電阻，特點如下：(1) 由于層厚較小，所以薄層電阻較大，可以較小的面積制作大的電阻；(2)由于層厚(xjc-xje)隨外加電壓而變化，所以溝道電阻是外加電壓的函數，當外加電壓變化不大時，Rconst；(3) 只能用于小電流、小電壓情況，多數用作基區(qū)偏置電阻或泄放電阻；(4)精度較低，完全由基區(qū)寬度W決定，相對誤差在(50100)； (5)由于有大面積N+P結，所以寄生電容較大；又因為其薄層電阻較大，所

12、以基區(qū)溝道電阻的溫度系數也比較大，為(0.30.5)/。 基區(qū)溝道電阻的計算仍可利用表示，其中電阻長度L為N+擴散區(qū)的長度，N+區(qū)以外的電阻可忽略不計。外延層電阻(體電阻) 它是直接利用外延層做成的電阻，兩端的N+擴散區(qū)是電極的接觸區(qū)，故稱其為體電阻。不存在寄生PNP效應。具有以下特點：(1)因外延層的薄層電阻較大，所以可用來做大值電阻；(2) 可承受較高的電壓，其擊穿電壓為隔離結擊穿電壓，所以BVCS0較高；(3)在阻值設計時，要注意橫向修正，即電阻寬度W應是扣除隔離結橫向 擴散后電阻區(qū)的實際寬度.假設橫向擴散的寬度xj1Tepi，結面為1/4圓柱面，則 (4)電阻的相對誤差R/R較大(30

13、50)，這是因為電阻值的控制主要是通過外延工藝(決定于外延層厚度和電阻率)和隔離擴散工藝(擴散結深)來進行的。(5)電阻的溫度系數較大，且與外延層摻雜濃度有關，其關系如下表所示。Nepi/cm-3101510161017TCR/(10-6/)800040003500 如果外延層上再覆蓋一層P型擴散層，就可將其做成高阻值的電阻，即外延層溝道電阻，其結構與基區(qū)溝道電阻類似，此時阻值為：式中RS為溝道區(qū)薄層電阻；L為P型擴散區(qū)長度；W為外延層電阻的寬度。RRWLLTepiP+RxjcP+N+N+N-epiRP型覆蓋區(qū)P-SUB 外延層溝道電阻結構(a) 工藝復合圖 (b) 橫截面圖離子注入電阻 離子

14、注入電阻是在外延層上注入硼離子形成的電阻區(qū)，在電阻區(qū)兩端進行P型雜質擴散以獲得歐姆接觸，作為電阻的引出端。具有以下特點： 薄層電阻RS的可控范圍較大，電阻精度較高； 電阻的幾何尺寸W、L可精確控制； 電阻的溫度系數TCR與退火條件及RS有關，通過工藝調整可適當降低溫度系數。 其缺點是由于注入結深較小(0.10.8)mm，所以注入層的厚度受PN結耗盡層寬度的影響較大，導致電阻阻值隨電阻兩端電壓的變化而發(fā)生變化。MOSIC中常用的電阻1.多晶硅電阻 在硅柵MOS電路中常用多晶硅作電阻，其結構如下圖所示。電阻阻值為式中LD為源漏擴散時向電阻區(qū)的橫向擴散量。如果用擴散摻雜法為多晶硅摻雜，阻值精度不高。

15、常用來作存儲器存儲單元的負載電阻(只要求阻值大，精度要求不高)。若用離子注入法摻雜，則電阻的精度可以提高。2.用MOS管作電阻 從MOS管的I-V特性我們知道，當MOS管的漏源電壓VDSVDSat時，MOS管工作在線性區(qū)，I-V特性為阻性特性。MOS管用作電阻正是利用了這一特性，其特點是占用芯片面積較其他形式的電阻小的多。但它是一個非線性電阻，電阻值隨電源電壓發(fā)生變化。由晶體管原理可知，非飽和區(qū)的溝道電阻可以表示為2022/8/139集成電路中的無源元件2 電容導電層絕緣層SubstrateOxide dielectricMetal contactsSubstrateDielectric ma

16、terial (oxide)2nd dopedpoly layerMetal contactto 1st poly1st doped poly layerSubstrateMetal contact to diffused regionDoped poly layerp- Diffused regionSubstrate1st, n+ poly plate2nd, n+ poly plateDielectric material (oxide)集成電路中常用的電容器結構2022/8/141雙極集成電路中的反偏PN結電容器 PN結電容器的制作工藝完全和NPN晶體管兼容，但其電容值做不大。 如果要

17、提高PN結零偏單位面積電容，可采用下圖所示的發(fā)射區(qū)擴散層-隔離擴散層-隱埋層結構，這種結構的電容實際是兩個電容的并聯，所以單位面積電容值大，但由于存在P+N+結，所以擊穿電壓只有4-5V。另外，由于隔離（襯底）結的面積較大，所以結電容（Cjs）也較大，為了減小Cjs的影響，應降低所使用結上的反偏壓，使結電容提高，并盡量提高襯底結的反偏。P+-INN+-BLP+N+-EP+NP-SUBAB+(a) 橫截面圖BA+CCjs(b) 等效電路發(fā)射區(qū)擴散層-隔離擴散層-隱埋層PN結電容結構氧化膜pN+平板型電容雙極集成電路中的MOS電容器鋁電極N-epitox=100nm時，CA=3.45E-4pF/u

18、m230pF需約0.1mm2特點：1. 單位面積電容值較小2. 擊穿電壓BV較高（大于50V）隔離槽NBVEBtox絕緣層的擊穿電場強度（510）106V/cm2022/8/143n疊式結構電容槽式結構電容氧化膜電容極板金屬引線nDRAM中常用的電容大電容結構2022/8/144雙層多晶硅（金屬）電容器是模擬MOS集成電路中常用的電容器結構，它采用兩層多晶硅或金屬分別作為電容器的上下極板，中間絕緣介質為薄氧化層。只要能精確控制所生長的氧化層介質的質量和厚度，就可得到精確的電容值，其電容值的大小為：2022/8/1452022/8/146在多層布線集成電路工藝中，可以采用多層金屬電容垂直并聯構成

19、電容，可以將幾層金屬并聯作為電容的一個極板。2022/8/147互連(內連線) 集成電路中的內連線有金屬膜、擴散條、多晶硅等。隨著集成電路CD的不斷縮小，這些連線的寄生電阻和寄生電容對整個電路系統(tǒng)的影響越來越明顯。從某種意義上說連線也成為一種“元件”。 在電路設計時應根據具體要求，在不同的地方采用不同的連線。 金屬膜互連 金屬膜連線相對其他連線來說，連線的電阻最小，所以主要用于大電流的傳輸。常用的金屬是鋁。 在金屬互連的設計時，除了考慮電路的連接關系與設計規(guī)則(包括最小寬度、間距、與電極孔的最小覆蓋等)限制外，還應注意以下幾個問題。（1）長引線的電阻 當連線很長，寬度又很窄時，連線的電阻會隨之

20、增加。在設計金屬膜的厚度時，一般在工藝允許情況下應盡量厚一些(1.20.2mm)，這樣在同樣的寬度和長度情況下電阻會減小，但厚度增加對金屬膜的反刻會帶來困難，特別是側向腐蝕反而會使有效寬度減小。（2）大電流密度的限制 通過金屬膜的電流增加，對鋁來說會導致“電遷徙”現象的出現,嚴重時甚至斷路。美國軍用標準規(guī)定，流經純鋁膜的電流密度為通常流經電源線和地線的電流最大，所以對電源線和地線的設計應盡量的寬，或者用Al-Si-Cu合金代替純鋁也是不錯的選擇。（3）Si-Al互熔問題 在高溫下，Al和Si會形成Al-Si共熔體(熔點溫度577)，一旦共熔，1mm厚的鋁膜可熔去0.12mm的硅層，這樣器件有源

21、區(qū)(雙極晶體管的發(fā)射區(qū)、MOS管的源漏)的厚度就會變薄。另外還有可能使淺結出現熔穿。所以對于淺結、小接觸孔、大而厚的鋁膜，要特別選擇適當的合金溫度和時間(一般取450500，2030min)。另外一種解決辦法就是在鋁中摻硅形成鋁硅合金以減少鋁熔硅的現象，但硅的含量不能太大，否則會使接觸電阻增加。擴散區(qū)連線 在雙極IC中 擴散區(qū)連線主要是指發(fā)射區(qū)擴散層，因為發(fā)射區(qū)一般為重摻雜，薄層電阻較小。而在MOS IC中，就用源漏擴散區(qū)作內連線。多晶硅連線 由于大多數MOS晶體管采用多晶硅柵工藝，所以用摻雜多晶硅作為內連線，工藝簡單，且對于小電流傳輸來說是非常合適的。但由于摻雜多晶硅的薄層電阻較大，且隨著器件尺寸進一步縮小時，多晶硅連線的電阻會隨之增大，所以在要求較高的地方可采用Ti、W、Mo的硅化物作內連線更合適，但工藝步驟增加。交叉連線 對于單層布線的的雙極集成電路，交叉連線是