數(shù)字電子技術(shù)基礎(chǔ)二

1、數(shù)字電子技術(shù)基礎(chǔ)（第五版）教學(xué)課件郵政編碼：100084電子信箱：聯(lián)系電話：第四章 組合邏輯電路4.1概述一、組合邏輯電路的特點(diǎn)從功能上 從電路結(jié)構(gòu)上任意時(shí)刻的輸出僅取決于該時(shí)刻的輸入不含記憶（存儲(chǔ)）元件二、邏輯功能的描述組合邏輯 電路組合邏輯電路的框圖一、邏輯抽象分析因果關(guān)系，確定輸入/輸出變量定義邏輯狀態(tài)的含意（賦值）列出真值表二、寫出函數(shù)式三、選定器件類型四、根據(jù)所選器件：對(duì)邏輯式化簡(jiǎn)（用門）變換（用MSI）或進(jìn)行相應(yīng)的描述（PLD）五、畫出邏輯電路圖，或下載到PLD六、工藝設(shè)計(jì)4.2.2 組合邏輯電路的設(shè)計(jì)方法設(shè)計(jì)舉例：設(shè)計(jì)一個(gè)監(jiān)視交通信號(hào)燈狀態(tài)的邏輯電路如果信號(hào)燈出現(xiàn)故障，Z為1RA

2、GZ設(shè)計(jì)舉例：1. 抽象輸入變量: 紅（R）、黃（A）、綠（G）輸出變量： 故障信號(hào)（Z）2. 寫出邏輯表達(dá)式輸入變量輸出RAGZ00010010010001111000101111011111設(shè)計(jì)舉例：3. 選用小規(guī)模SSI器件4. 化簡(jiǎn)5. 畫出邏輯圖4.3 若干常用組合邏輯電路4.3.1 編碼器編碼：將輸入的每個(gè)高/低電平信號(hào)變成一個(gè)對(duì)應(yīng)的二進(jìn)制代碼普通編碼器優(yōu)先編碼器一、普通編碼器特點(diǎn)：任何時(shí)刻只允許輸入一個(gè)編碼信號(hào)。例：3位二進(jìn)制普通編碼器輸 入輸 出I0I1I2I3I4I5I6I7Y2Y1Y0100000000000100000000100100000010000100000110

3、0001000100000001001010000001011000000001111利用無關(guān)項(xiàng)化簡(jiǎn)，得：二、優(yōu)先編碼器特點(diǎn)：允許同時(shí)輸入兩個(gè)以上的編碼信號(hào)，但只對(duì)其中優(yōu)先權(quán)最高的一個(gè)進(jìn)行編碼。例：8線-3線優(yōu)先編碼器（設(shè)I7優(yōu)先權(quán)最高I0優(yōu)先權(quán)最低）輸 入輸 出I0I1I2I3I4I5I6I7Y2Y1Y0XXXXXXX1111XXXXXX10110XXXXX100101XXXX1000100XXX10000011XX100000010X100000000110000000000低電平實(shí)例：74HC148選通信號(hào)選通信號(hào)附加輸出信號(hào)為0時(shí)，電路工作無編碼輸入為0時(shí)，電路工作有編碼輸入輸 入輸

4、出1XXXXXXXX11111011111111111010XXXXXXX0000100XXXXXX01001100XXXXX011010100XXXX0111011100XXX01111100100XX011111101100X01111111101000111111111110狀態(tài)11不工作01工作，但無輸入10工作，且有輸入00不可能出現(xiàn)附加輸出信號(hào)的狀態(tài)及含意控制端擴(kuò)展功能舉例：例：用兩片8線-3線優(yōu)先編碼器16線-4線優(yōu)先編碼器其中， 的優(yōu)先權(quán)最高 狀態(tài)11不工作01工作，但無輸入10工作，且有輸入00不可能出現(xiàn)第一片為高優(yōu)先權(quán)只有(1)無編碼輸入時(shí)，(2)才允許工作第(1)片 時(shí)表

5、示對(duì) 的編碼低3位輸出應(yīng)是兩片的輸出的“或”三、二-十進(jìn)制優(yōu)先編碼器將 編成0110 1110 的優(yōu)先權(quán)最高， 最低輸入的低電平信號(hào)變成一個(gè)對(duì)應(yīng)的十進(jìn)制的編碼4.3.2 譯碼器譯碼：將每個(gè)輸入的二進(jìn)制代碼譯成對(duì)應(yīng)的輸出高、低電平信號(hào)。常用的有：二進(jìn)制譯碼器，二-十進(jìn)制譯碼器，顯示譯碼器等一、二進(jìn)制譯碼器例：3線8線譯碼器輸 入輸 出A2A1A0Y7Y6Y5Y4Y3Y2Y1Y00000000000100100000010010000001000110000100010000010000101001000001100100000011110000000真值表 邏輯表達(dá)式：用電路進(jìn)行實(shí)現(xiàn) 用二極管與

6、門陣列組成的3線8線譯碼器集成譯碼器實(shí)例：74HC138低電平輸出附加控制端74HC138的功能表：輸 入輸 出S1A2A1A00XXXX11111111X1XXX1111111110000111111101000111111101100101111101110011111101111010011101111101011101111110110101111111011101111111利用附加控制端進(jìn)行擴(kuò)展例： 用74HC138（3線8線譯碼器） 4線16線譯碼器D3=1D3=0二、二十進(jìn)制譯碼器將輸入BCD碼的10個(gè)代碼譯成10個(gè)高、低電平的輸出信號(hào)BCD碼以外的偽碼，輸出均無低電平信號(hào)產(chǎn)生

7、例：74HC42三、用譯碼器設(shè)計(jì)組合邏輯電路1. 基本原理3位二進(jìn)制譯碼器給出3變量的全部最小項(xiàng);。n位二進(jìn)制譯碼器給出n變量的全部最小項(xiàng);任意函數(shù)將n位二進(jìn)制譯碼輸出的最小項(xiàng)組合起來，可獲得任何形式的輸入變量不大于n的組合函數(shù)2. 舉例例：利用74HC138設(shè)計(jì)一個(gè)多輸出的組合邏輯電路，輸出邏輯函數(shù)式為：四、顯示譯碼器1. 七段字符顯示器 如：2. BCD七段字符顯示譯碼器（代碼轉(zhuǎn)換器）7448 輸 入輸 出數(shù)字A3A2A1 A0YaYbYc YdYeYfYg字形00000111111010001011000020010110110130011111100140100011001150101

8、1011011601100011111701111110000810001111111910011110011101010000110111101100110011211000100011131101100101114111000011111511110000000真值表 卡諾圖BCD七段顯示譯碼器7448的邏輯圖7448的附加控制信號(hào)：（1）燈測(cè)試輸入 當(dāng) 時(shí)，Ya Yg全部置為17448的附加控制信號(hào)：（2）滅零輸入當(dāng) 時(shí)， 時(shí)，則滅燈7448的附加控制信號(hào)：（3）滅燈輸入/滅零輸出輸入信號(hào)，稱滅燈輸入控制端： 無論輸入狀態(tài)是什么，數(shù)碼管熄滅輸出信號(hào)，稱滅零輸出端： 只有當(dāng)輸入 ，且滅零輸

9、入信號(hào) 時(shí)， 才給出低電平 因此 表示譯碼器將本來應(yīng)該顯示的零熄滅了 例：利用 和 的配合，實(shí)現(xiàn)多位顯示系統(tǒng)的滅零控制 整數(shù)部分：最高位是0，而且滅掉以后，輸出 作為次高位的 輸入信號(hào)小數(shù)部分：最低位是0，而且滅掉以后，輸出 作為次低位的 輸入信號(hào)4.3.3 數(shù)據(jù)選擇器一、工作原理A1A0Y11XX0000D10001D11010D12011D13例：“雙四選一”，74HC153 分析其中的一個(gè)“四選一”例：用兩個(gè)“四選一”接成“八選一”“四選一”只有2位地址輸入，從四個(gè)輸入中選中一個(gè)“八選一”的八個(gè)數(shù)據(jù)需要3位地址代碼指定其中任何一個(gè)二、用數(shù)據(jù)選擇器設(shè)計(jì)組合電路1. 基本原理具有n位地址輸入

10、的數(shù)據(jù)選擇器，可產(chǎn)生任何形式的輸入變量不大于n+1的組合函數(shù)例如：4.3.4 加法器一、1位加法器1. 半加器，不考慮來自低位的進(jìn)位，將兩個(gè)1位的二進(jìn)制數(shù)相加輸 入輸 出ABSCO00000110101011012. 全加器：將兩個(gè)1位二進(jìn)制數(shù)及來自低位的進(jìn)位相加 輸 入輸 出ABCISCO000000011001010011011001010101110011111174LS18374HC183二、多位加法器串行進(jìn)位加法器優(yōu)點(diǎn)：簡(jiǎn)單缺點(diǎn)：慢2. 超前進(jìn)位加法器基本原理：加到第i位的進(jìn)位輸入信號(hào)是兩個(gè)加數(shù)第i位以前各位（0 j-1）的函數(shù)，可在相加前由A,B兩數(shù)確定。優(yōu)點(diǎn)：快，每1位的和及最后

11、的進(jìn)位基本同時(shí)產(chǎn)生。 缺點(diǎn)：電路復(fù)雜。74LS283三、用加法器設(shè)計(jì)組合電路基本原理： 若能生成函數(shù)可變換成輸入變量與輸入變量相加 若能生成函數(shù)可變換成輸入變量與常量相加例：將BCD的8421碼轉(zhuǎn)換為余3碼輸 入輸 出DCBAY3Y2Y1Y000000011000101000010010100110110010001110101100001101001011110101000101110011100思考：已知X是3位二進(jìn)制數(shù)（其值小于等于5），試實(shí)現(xiàn)Y=3X 并用7段數(shù)碼管進(jìn)行顯示 ?Y=3X？D2D1D04.3.5 數(shù)值比較器用來比較兩個(gè)二進(jìn)制數(shù)的數(shù)值大小一、1位數(shù)值比較器 A,B比較有三種

12、可能結(jié)果二、多位數(shù)值比較器原理：從高位比起，只有高位相等，才比較下一位。例如：2. 集成電路CC14585 實(shí)現(xiàn)4位二進(jìn)制數(shù)的比較3. 比較兩個(gè)8位二進(jìn)制數(shù)的大小4.4 組合邏輯電路中的競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象4.4.1 競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象及成因一、什么是“競(jìng)爭(zhēng)”兩個(gè)輸入“同時(shí)向相反的邏輯電平變化”，稱存在“競(jìng)爭(zhēng)” 二、因“競(jìng)爭(zhēng)”而可能在輸出產(chǎn) 生尖峰脈沖的現(xiàn)象，稱為 “競(jìng)爭(zhēng)-冒險(xiǎn)”。三、2線4線譯碼器中的競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象4.4.2 * 略4.4.3 消除競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象的方法一、接入濾波電容尖峰脈沖很窄，用很小的電容就可將尖峰削弱到 VTH 以下。二、引入選通脈沖取選通脈沖作用時(shí)間，在電路達(dá)到穩(wěn)定之后，P的高

13、電平期的輸出信號(hào)不會(huì)出現(xiàn)尖峰。三、修改邏輯設(shè)計(jì)例：4.5用multisim分析組合邏輯電路例:用mulitisim分析邏輯電路.找出電路的邏輯函數(shù)式和邏輯真值表。 第五章 觸發(fā)器5.1 概述一、用于記憶1位二進(jìn)制信號(hào)1. 有兩個(gè)能自行保持的狀態(tài)2. 根據(jù)輸入信號(hào)可以置成0或1二、分類 1. 按觸發(fā)方式（電平，脈沖，邊沿） 2. 按邏輯功能（RS, JK, D, T） 5.2 SR鎖存器一、電路結(jié)構(gòu)與工作原理00000011100110110100011011001110二、動(dòng)作特點(diǎn)在任何時(shí)刻，輸入都能直接改變輸出的狀態(tài)。例：5.3 電平觸發(fā)的觸發(fā)器一、電路結(jié)構(gòu)與工作原理0XX000XX1110

14、000100111100111011101001011011101*11111*二、動(dòng)作特點(diǎn)在CLK=1的全部時(shí)間里，S和R的變化都將引起輸出狀態(tài)的變化。D觸發(fā)器0XX000XX1110000100111100111011101001011011101*11111*5.4 脈沖觸發(fā)的觸發(fā)器一、電路結(jié)構(gòu)與工作原理提高可靠性，要求每個(gè)CLK周期輸出狀態(tài)只能改變1次XXXX0000001110011011010001101101*1111* J KQ主從SRQQQCLK J主從SR KQQQQCLK(5) 列出真值表XXXX00000011100110110100011011011110XXXX00

15、00001110011011010001101101*1111*主從SR J KQQQQCLK二、脈沖觸發(fā)方式的動(dòng)作特點(diǎn)主從SR J KQQQQCLK5.5 邊沿觸發(fā)的觸發(fā)器為了提高可靠性，增強(qiáng)抗干擾能力，希望觸發(fā)器的次態(tài)僅取決于CLK的下降沿（或上升沿）到來時(shí)的輸入信號(hào)狀態(tài)，與在此前、后輸入的狀態(tài)沒有關(guān)系。用CMOS傳輸門的邊沿觸發(fā)器維持阻塞觸發(fā)器用門電路tpd的邊沿觸發(fā)器 一、電路結(jié)構(gòu)和工作原理1、用兩個(gè)電平觸發(fā)D觸發(fā)器組成的邊沿觸發(fā)器利用CMOS傳輸門的邊沿觸發(fā)器XXX0X01X15.6 觸發(fā)器的邏輯功能及其描述方法5.6.1 觸發(fā)器按邏輯功能的分類時(shí)鐘控制的觸發(fā)器中由于輸入方式不同（單端，雙端輸入）、次態(tài)（ ）隨輸入變化的規(guī)則不同一、SR觸發(fā)器1. 定義，凡在時(shí)鐘信號(hào)作用下，具有如下功能的觸發(fā)器稱為SR觸發(fā)器0000001110011011010001101101*1111*二、JK觸發(fā)器1.定義0000001110011