數(shù)字電子技術(shù)基礎(chǔ)課件第4章組合邏輯電路

1、14.3.4 加法器1 1 0 11 0 0 1+舉例：A=1101, B=1001， 計算A+B。011010011加法運(yùn)算的基本規(guī)則：(1) 逢二進(jìn)一。(2) 最低位是最低位兩個數(shù)相加，不需考慮進(jìn)位。(3) 其余各位都是三個數(shù)相加，包括被加數(shù)、加數(shù)和低位來的進(jìn)位。(4) 任何位相加都產(chǎn)生兩個結(jié)果：本位和、向高位的進(jìn)位。半加，用半加器實(shí)現(xiàn)全加，用全加器實(shí)現(xiàn)2設(shè)：A-被加數(shù)；B-加數(shù)；S-本位和；CO-進(jìn)位。真值表:1、半加器：不考慮進(jìn)位，將兩個一位二進(jìn)制數(shù)A和B相加。半加和:向高位的進(jìn)位:邏輯圖:邏輯符號:COSCOAB一、1位加法器3如果用與非門組成半加器，則將上式用代數(shù)法變換成與非與非形

2、式：由此畫出用與非門組成的半加器用5個與非門實(shí)現(xiàn)用4個與非門實(shí)現(xiàn)ABSC用7個與非門實(shí)現(xiàn)用5個與非門實(shí)現(xiàn)42. 全加器：將兩個1位二進(jìn)制數(shù)及來自低位的進(jìn)位相加（合并0項(xiàng)，求反，74LS183用與或非門實(shí)現(xiàn)。） 輸 入輸 出ABCISCO0000000110010100110110010101011100111111真值表:全加和:向高位的進(jìn)位:邏輯符號:邏輯圖:5也可用異或門和與或非門實(shí)現(xiàn)全加器 輸 入輸 出ABCISCO00000001100101001101100101010111001111116二、多位加法器：進(jìn)行兩個多位二進(jìn)制數(shù)的相加1.串行進(jìn)位加法器：依次將低位的進(jìn)位輸出接到高位的

3、進(jìn)位輸入，每一位的相加結(jié)果都必須等到低一位進(jìn)位產(chǎn)生以后才能建立（行波進(jìn)位加法器）。4位二進(jìn)制加法器：A3A2A1A0+B3B2B1B01 1 0 11 0 0 1+011010011=C3S3S2S1S07這種加法器的最大缺點(diǎn)是運(yùn)算速度慢，做一次加法運(yùn)算需要四個全加器的傳輸延遲時間。但是其電路結(jié)構(gòu)比較簡單2.超前進(jìn)位加法器：最低位可由A0、B0求出S0、(CO)0可由A1、B1、 (CO)0求出S1、(CO)1高低位之間：84位超前進(jìn)位加法器74LS283的邏輯圖同理：可由A2、B2、 (CO)1求出S2、(CO)2加到第i位的進(jìn)位輸入信號是兩個加數(shù)第i位以前各位（0 i-1）的函數(shù)，可在相加

4、前由A,B兩數(shù)確定。優(yōu)點(diǎn)：快，每1位的和及最后的進(jìn)位基本同時產(chǎn)生。 缺點(diǎn)：電路復(fù)雜。74LS2839 全加器74LS283的管腳圖74LS2831 2 3 4 5 6 7 816 15 14 13 12 11 10 9GNDVCCA3S1A0A1A2S3S0S2B0B2B1B3CICOA3A2A1A0B3B0B1B2CICOS3S2S1S074LS283圖形符號10 A7A6A5A4A3A2A1A0 + B7B6B5B4B3B2B1B0A3A2A1A0B3B0B1B2CICOS3S2S1S074LS283A3A2A1A0B3B0B1B2CICOS3S2S1S074LS283B3B2B1B0A3

5、A2A1A0 0B7B6B5B4A7A6A5A4 C7S7S6S5S4 S3S2S1S0 =C7S7S6S5S4S3S2S1S01 1 0 1 1 1 0 11 0 0 1 1 0 0 1+01101001111010011低4位高4位例18位二進(jìn)制數(shù)相加11解：列出代碼轉(zhuǎn)換電路的邏輯真值表：可得： Y3Y2Y1Y0=DCBA+ 0011例2設(shè)計一個能將BCD代碼轉(zhuǎn)換為余3代碼的代碼轉(zhuǎn)換器。A3A2A1A0B3B0B1B2CICOS3S2S1S074LS283Y3Y2Y1Y0ABCD0112輸出函數(shù)式4.3.5數(shù)值比較器用來將兩個同樣位數(shù)的二進(jìn)制數(shù)A、B進(jìn)行比較，并能判別其大小關(guān)系的邏輯器件，

6、叫做數(shù)值比較器。一、一位數(shù)值比較器：兩個二進(jìn)制數(shù)A、B，設(shè)：AB時l=1，A=B時g=1， AB)Y(A=B)Y(AB時L=1，A=B時G=1， Ab3 1 0 0a3=b3 a2=b2 a1= b1 a0 =b0 0 1 0a3=b3 a2=b2 a1= b1 a0 b0 1 0 0a3=b3 a2=b2 a1 b1 1 0 0a3=b3 a2b2 1 0 0a3 B) (A=B) (AB)16g3g2g1g0l3l2l1l0L11111111111111L=l3+g3l2+g3g2l1+g3g2g1l0同理：M=m3+g3m2+g3g2m1+g3g2g1m0g3g2g1g0G11111G=

7、g3g2g1g0L、G、M是互相排斥的，任何時刻只能有一個為1?？捎肔、G、M中的任何兩個函數(shù)表示出第三個函數(shù)。17L=l3+g3l2+g3g2l1+g3g2g1l0M=m3+g3m2+g3g2m1+g3g2g1m0G=g3g2g1g0Y(AB)=A3B3+(A3B3)A2B2+(A3B3)(A2 B2)A1B1 +(A3B3)(A2B2)(A1B1)A0B0 +(A3B3)(A2B2)(A1B1)(A0B0)I(AB)=A3B3+(A3B3)A2B2+(A3B3)(A2 B2)A1B1 + (A3B3)(A2B2)(A1B1)A0B0 +(A3B3)(A2B2)(A1B1)(A0B0)I(A

8、BIAB3A3B2A2B1A1B0A0BYABYA=B輸 入輸 出A3=B3A2=B2A1=B1A0=B0A3=B3A2=B2A1=B1A0=B01000000110000110四位集成電路比較器74LS85功能表21例1. 比較兩個8位二進(jìn)制數(shù)的大小 C=C7C6C5C4C3C2C1C0 , D=D7D6D5D4D3D2D1D0C3C2C1C0C7C6C5C4D3D2D1D0D7D6D5D4010最后結(jié)果例2. 比較兩個7位二進(jìn)制數(shù)的大小 C= C6C5C4C3C2C1C0 , D= D6D5D4D3D2D1D0C7=0 , D7=0與門電路4.4組合邏輯電路中的競爭冒險現(xiàn)象4.4.1、競爭

9、冒險現(xiàn)象及其成因在前面講述的組合邏輯電路的分析和設(shè)計，都是在輸入、輸出處于穩(wěn)定的邏輯電平下進(jìn)行的。為了保證系統(tǒng)工作的可靠性，有必要觀察一下輸入信號邏輯電平發(fā)生變化的瞬間電路的工作情況。YYBAABABY000010100111ABYY我們把門電路兩個輸入信號同時向相反的邏輯電平跳變的現(xiàn)象稱為競爭。由于競爭而在電路輸出端可能產(chǎn)生尖峰脈沖的現(xiàn)象叫做競爭冒險現(xiàn)象?；蜷T電路ABY000011101111YBAAB244.4.2 檢查競爭冒險現(xiàn)象的方法1、列真值表檢查 有兩個或兩個以上輸入信號改變狀態(tài)，而輸出保持1或0不變時，則存在競爭冒險，有可能產(chǎn)生干擾脈沖。2、在輸入變量每次只有一個改變狀態(tài)的簡單情

10、況下，可以通過邏輯函數(shù)式判斷。只要輸出端的邏輯函數(shù)在一定條件下能簡化成：則可判定存在競爭冒險。25同一輸入變量經(jīng)不同途徑到達(dá)輸出門的情況（m、n 均為正整數(shù)）AAAA26例1：判斷下圖兩個電路中是否存在競爭冒險，已知任何瞬間輸入變量只可能有一個改變狀態(tài)。存在競爭-冒險存在競爭-冒險273、用計算機(jī)輔助分析的辦法分析4、用實(shí)驗(yàn)的方法檢查。3.4.3 消除競爭-冒險的方法競爭冒險是組合邏輯電路中經(jīng)常會發(fā)生的一種現(xiàn)象，必須采取恰當(dāng)?shù)拇胧┘右苑乐?。消除競爭冒險現(xiàn)象的方法有：1.接入濾波電容。2.引入選通脈沖。3.修改邏輯設(shè)計,增加冗余項(xiàng)。在負(fù)載電路對競爭冒險所產(chǎn)生的尖峰脈沖不敏感時，如負(fù)載為發(fā)光器件，競爭冒險所產(chǎn)生的尖峰脈沖對電路的工作沒有影響，可不必考慮這一問題。28ABCD接入濾波電容克服競爭冒險存在競爭-冒險DCB1