任意波形發(fā)生器

1、美亞光電“杯安徽省首屆大學(xué)生電子設(shè)計(jì)競(jìng)賽作品名稱(chēng)：任意波形發(fā)生器 （A題）參賽學(xué)校：合肥學(xué)院 參賽成員： 周海波劉亞軍高超任意波形發(fā)生器摘 要本系統(tǒng)的設(shè)計(jì)綜合了 EDA技術(shù)和單片機(jī)技術(shù)的二者之所長(zhǎng)，實(shí)現(xiàn)了二者在性 能、功能以及資源上的良好結(jié)合，整個(gè)系統(tǒng)可簡(jiǎn)略分為波形產(chǎn)生模塊、單片機(jī)控 制模塊、LCD顯示、鍵盤(pán)、幅度控制模塊等功能模塊。采用直接數(shù)字頻率合成(DDFS) 技術(shù)，通過(guò)軟件對(duì)其波形進(jìn)行控制，實(shí)現(xiàn)多種波形的輸出及組合。該系統(tǒng)可實(shí)現(xiàn) 的頻率范圍寬、幅度和頻率精度高，并且實(shí)現(xiàn)電路簡(jiǎn)單，結(jié)構(gòu)較優(yōu)，利用液晶顯 示屏實(shí)現(xiàn)了良好的中文人機(jī)交互界面。Abstract :The design of th

2、is system synthesized the advantages of EDA technology and Microcontroller technology ,and itThe whole systemis made up of the part of wave producer ,the controller of microcontroller ,the display part of LCD ,the keyboard and the controller of range and frequency .The system adopts the method of Di

3、rect Digital Frequency Synthesis (DDFS) , whose wave is controlled through software .A few kinds of waves and their combinations can be produced .We can get wide and accurate frequency and high range .At the same time ,this system has less sample circuit and better structure .The LCD that we used ca

4、n provide us very clear menu when we communicate with the machine. TOC o 1-5 h z HYPERLINK l bookmark33 o Current Document 一、方案論證與比較-4 - HYPERLINK l bookmark37 o Current Document 1 .波形產(chǎn)生及頻率合成模塊-4 - HYPERLINK l bookmark41 o Current Document 幅度控制模塊-5 - HYPERLINK l bookmark45 o Current Document 顯示模塊-5

5、- HYPERLINK l bookmark49 o Current Document 波形存儲(chǔ)模塊-6 - HYPERLINK l bookmark52 o Current Document 二、原理分析-6 -DDS 原理-6 - HYPERLINK l bookmark56 o Current Document 基本算法-7 - HYPERLINK l bookmark59 o Current Document 3 .誤差分析-7 -4. DDFS 的特點(diǎn)-8 - HYPERLINK l bookmark62 o Current Document 三、系統(tǒng)設(shè)計(jì)-8 - HYPERLINK

6、 l bookmark69 o Current Document 四、方案實(shí)現(xiàn)-10 - HYPERLINK l bookmark73 o Current Document 波形產(chǎn)生-10 - HYPERLINK l bookmark76 o Current Document 頻率控制-11 - HYPERLINK l bookmark79 o Current Document 幅度控制-13 - HYPERLINK l bookmark82 o Current Document 液晶顯示、鍵盤(pán)輸入-13 - HYPERLINK l bookmark85 o Current Document

7、5 .波形存儲(chǔ)-13 - HYPERLINK l bookmark88 o Current Document 6.功率放大電路-14 - HYPERLINK l bookmark91 o Current Document 五、軟件系統(tǒng)設(shè)計(jì)-15 - HYPERLINK l bookmark95 o Current Document 程序設(shè)計(jì)流程圖-15 - HYPERLINK l bookmark104 o Current Document 六、結(jié)果測(cè)量及分析-16 - HYPERLINK l bookmark108 o Current Document 基本波形測(cè)試-16 -波形編輯測(cè)試-1

8、7 - HYPERLINK l bookmark111 o Current Document 波形存儲(chǔ)測(cè)試-17 - HYPERLINK l bookmark114 o Current Document 七、功能實(shí)現(xiàn)-17 -八、總結(jié)-18 -一、方案論證與比較.波形產(chǎn)生及頻率合成模塊方案1:采用傳統(tǒng)的模擬振蕩電路的方法。如產(chǎn)生正弦波可采用模擬分立元 件RC或LC振蕩器，但其產(chǎn)生的信號(hào)的頻率精度低，穩(wěn)定度和抗干擾能力差， 成本也比較高，外圍電路復(fù)雜，且易受外界干擾，硬件調(diào)試?yán)щy，不便程控。而 且對(duì)于題目發(fā)揮部分所要求的最高頻率200kHz的要求，不容易滿(mǎn)足，實(shí)現(xiàn)的性 能指標(biāo)不理想。方案2：采用

9、專(zhuān)用集成芯片。專(zhuān)用集成波形發(fā)生芯片ICL8038能夠產(chǎn)生方波、 正弦波、三角波等多種常規(guī)波形，頻率變化范圍可達(dá)0.01Hz300kHz，占空 比達(dá)2%98%，該芯片具有良好的性能，與外圍電路配合調(diào)試后可以達(dá)到本題 目的要求。但是采用該方法所需要的外圍電路模塊較多，且較為復(fù)雜，不利于控 制和問(wèn)題的檢查。方案3：采用純單片機(jī)的方法。利用單片機(jī)編成的發(fā)式可以產(chǎn)生多種波形， 開(kāi)發(fā)簡(jiǎn)易。而且由于是數(shù)字量，容易受用戶(hù)的控制。但是單片機(jī)速度有限，產(chǎn)生 的波形頻率較低，難以達(dá)到題目的要求。方案4：利用FPGA采用直接數(shù)字式頻率合成器（Direct Digital Frequency Synthesis，簡(jiǎn)稱(chēng)D

10、DS或DDFS）的方式。在FPGA中定義Rom空間用來(lái)存儲(chǔ)所需 波形的量化數(shù)據(jù)，按照不同頻率要求以頻率控制字為步進(jìn)對(duì)相位增量進(jìn)行累加， 以累加相位值作為地址碼讀取存放在存儲(chǔ)器內(nèi)部的波形數(shù)據(jù)，經(jīng)D/A轉(zhuǎn)換和幅度 控制，再濾波即可得到所需的波形（如圖1-1-1所示）。DDFS具有相對(duì)帶寬很寬， 頻率轉(zhuǎn)換時(shí)間極短（可小于20nS），頻率分辨率可以做到很高等優(yōu)點(diǎn)；另外，全 數(shù)字化結(jié)構(gòu)便于集成，輸出相位連續(xù)，而且理論上可以實(shí)現(xiàn)任意波形，能夠比較 全面的滿(mǎn)足題目的要求。圖1-1-1：波形產(chǎn)生原理.幅度控制模塊方案1：幅度控制有數(shù)控電位器組成的電阻分壓網(wǎng)絡(luò)組成，但是數(shù)控電位器 的分檔數(shù)目較少，難以滿(mǎn)足題目幅

11、度0.1V步進(jìn)的要求。同時(shí)電路連接比較復(fù)雜， 電路龐大。方案2：利用FPGA的高速計(jì)算功能，采用高效算法對(duì)波形進(jìn)行全數(shù)字處理， 但內(nèi)部RAM有限字長(zhǎng)效應(yīng)，會(huì)造成波形具有一定的失真，不過(guò)經(jīng)過(guò)濾波電路后會(huì) 對(duì)波形進(jìn)行一定的校正。方案3：幅度由DAC0832控制，利用其內(nèi)部的電阻分壓網(wǎng)絡(luò)，將其作為數(shù)控 電位器使用(原理見(jiàn)圖1-2-1)。系統(tǒng)板產(chǎn)生的波形作為DAC0832的參考電壓源 輸入，其輸出波形幅度將為V= (N/1024)XV.n其中N為單片機(jī)輸入的幅度控 制字。圖1-2-1： DAC0832幅度控制原理從方案的實(shí)現(xiàn)上來(lái)看，第二種方案和第三種方案都是不錯(cuò)的方法，但由于我 們對(duì)該算法不是很熟悉，

12、所以我們米用第三種方案。.顯示模塊方案1：采用LED數(shù)碼管方式。利用串轉(zhuǎn)并芯片74LS164可將串行數(shù)據(jù)顯示 在數(shù)碼管上，這種方式占用處理器端口資源少，可驅(qū)動(dòng)多位顯示，并且數(shù)碼管易 于控制，成本低廉。但數(shù)碼管的缺點(diǎn)是顯示不夠直觀，不能隨心所欲的顯示字符。方案2：采用LCD液晶屏方式。利用液晶屏幕可以顯示中文，這樣方便實(shí)現(xiàn) 直觀的菜單功能，能夠制作比較人性化的界面，并顯示豐富多彩的內(nèi)容。同時(shí)， 利用液晶屏可以實(shí)現(xiàn)用鍵盤(pán)控制描點(diǎn)的方法繪制出任意波形，為完成本題目的發(fā) 揮部分要求做準(zhǔn)備。但是顯示過(guò)程比較復(fù)雜，需要完成大量的顯示編程工作。我們采用第二種方案，使用YM12864C (128X64)點(diǎn)陣液

13、晶顯示模塊(原理 圖如圖1-3-1所示)，制成友好的中文人機(jī)交互菜單。珂樞動(dòng)-控制容(1 丁列驅(qū)動(dòng)-控制曷(2 )左半屏64X64右半屏64X64圖1-3-1： YM12864C液晶顯示屏原理圖4.波形存儲(chǔ)模塊方案1：采用非易失NVRAM或EEPROM對(duì)當(dāng)前產(chǎn)生波形的數(shù)據(jù)值進(jìn)行實(shí)時(shí)存 儲(chǔ)，掉電后上電從當(dāng)前掉電時(shí)地址讀取波形數(shù)據(jù)，這樣即可實(shí)現(xiàn)波形的掉電存儲(chǔ)。方案2：受到掉電存儲(chǔ)原理的啟發(fā)，我們?yōu)镕PGA (RAM定義在FPGA中)外 接一鋰電電池，這樣即可保證掉電后RAM中的數(shù)據(jù)不丟失。二、原理分析1. DDS原理我們?cè)谕ㄟ^(guò)數(shù)字技術(shù)得到某一目標(biāo)頻率fd時(shí)，一般情況下是需要有一個(gè)基準(zhǔn) 頻率源f0,

14、一個(gè)分頻系數(shù)為m0的分頻器，分頻器的分頻系數(shù)和基準(zhǔn)頻率，目標(biāo) 頻率有如下關(guān)系： TOC o 1-5 h z m =f : f(1)令人遺憾的是分頻器的分頻系數(shù)只能是整數(shù)，所以在一般情況下，實(shí)際分頻系數(shù)皿, 并不等于需要的分頻器分頻系數(shù)m0,他們有如下關(guān)系：m=int(m)Wm(2)因此，我們只能通過(guò)分頻器得到的實(shí)際頻率fdl,也就有fdifd為了得到準(zhǔn) 確的目標(biāo)頻率fd,我們希望分頻器的輸入頻率不是基準(zhǔn)頻率源fo,而是另外的一 個(gè)頻率fjfdXm：這樣我們通過(guò)分頻系數(shù)為ml的分頻器就可以得到準(zhǔn)確的目標(biāo)頻 率f。由公式(2)我們知道m(xù) Wm ,也就是f Wf。假設(shè)f和f的差值為d=f-f ,d1

15、01001001因此只要在基準(zhǔn)頻率f。上減去d0,然后送入分頻系數(shù)為m/勺分頻器，就可以得到 我們需要目標(biāo)頻率了。1通過(guò)上述分析可知，頻率數(shù)字直接合成技術(shù)和常規(guī)數(shù)字分頻技術(shù)的區(qū)別是： 分頻器輸入的頻率不是基準(zhǔn)頻率f0,而是經(jīng)過(guò)修正的f1O正是這個(gè)f使我們有可 能得到準(zhǔn)確的目標(biāo)頻率fd因此如何得到孔是實(shí)現(xiàn)數(shù)字直接分頻技術(shù)的關(guān)鍵。2 .基本算法在計(jì)算分頻器的分頻系數(shù)時(shí)，一般采用的公式如下：f：f=m+S(3)0 d 00式中S0是f0/fd的余數(shù)。根據(jù)式(3),可以得出DDS的原理框圖如下圖2-2-1就是DDS的原理框圖需要注意的是，在實(shí)際應(yīng)用中,應(yīng)該把減去的S0 個(gè)脈沖均勻的分布在單位時(shí)間上，否

16、則最后得到的fd可能有較大的相位抖動(dòng)如 果對(duì)f信號(hào),在單位時(shí)間內(nèi)，每C=int(f-S)個(gè)脈沖減去一個(gè)脈沖，就可以使輸0000出頻率fd的相位抖動(dòng)最小3 .誤差分析由于為了減少相位抖動(dòng)，采用了在三。上每C0=int(f0-S0)個(gè)脈沖減去一個(gè)脈沖方法, 并且C0=int(f0-S0),所以我們?cè)谝话闱闆r下不可能把減去的S0個(gè)脈沖均勻的分 布在單位時(shí)間上。在大多數(shù)情況下，從f0減去S0個(gè)脈沖的時(shí)間要小于單位時(shí)間。但是，在最壞的情況下，也不過(guò)是在單位時(shí)間內(nèi)多減去1個(gè)脈沖。因此，實(shí)際得到 的f與期望的f之間的關(guān)系是f Nf、Nf-1。在實(shí)際應(yīng)用中只要能保證f在 1111111MHz以上，就可以保證相

17、對(duì)誤差小于百萬(wàn)分之一。4. DDFS的特點(diǎn)DDFS的頻率分辨率在相位累加器的位數(shù)N足夠大時(shí)，理論上可以獲得相應(yīng) 的分辨精度，這是傳統(tǒng)方法難以實(shí)現(xiàn)的。由于DDFS中無(wú)需行為反饋控制，頻率建立及頻率切換快，并且與頻率分辨 率、頻譜純度相互獨(dú)立，這一點(diǎn)明顯的優(yōu)于PPL。DDFS的行為誤差主要依賴(lài)于時(shí)鐘的相位特性，相位誤差小。另外，DDFS的 相位是連續(xù)變化的，形成的信號(hào)具良好的頻譜，這是傳統(tǒng)的直接頻率合成方法無(wú) 法實(shí)現(xiàn)的。THD =兀/ N sin（兀 / N）DDFS的失真度除受D/A轉(zhuǎn)換器本身的噪聲影響外與離散點(diǎn)數(shù)N和D/A字長(zhǎng) 有著密切關(guān)系，設(shè)q為均勻量化間隔，則其近似數(shù)學(xué)關(guān)系為2-1 X 1

18、00%按上式計(jì)算，當(dāng)取樣點(diǎn)數(shù)為1024點(diǎn)時(shí)，失真度約為0.26%。在最高輸出頻 率點(diǎn)數(shù)為32點(diǎn)，量化級(jí)數(shù)為256時(shí)，失真度約為5.676%，已經(jīng)足夠小了，可以 滿(mǎn)足系統(tǒng)的要求。三、系統(tǒng)設(shè)計(jì)根據(jù)題目要求，綜合分析各項(xiàng)指標(biāo)后，我們制定總體的設(shè)計(jì)方案大體為：用 FPGA作為基本波形產(chǎn)生的核心，通過(guò)查找表的方式產(chǎn)生正弦波、方波和三角波 數(shù)據(jù)，然后通過(guò)10位高速D/A芯片THS5651產(chǎn)生連續(xù)波形；同時(shí)我們將若干單 片機(jī)外圍電路芯片（如74LS02、74LS138、74LS373等）的功能以軟件形式集成 到了 FPGA內(nèi)部，這樣既充分利用了 FPGA的內(nèi)部資源，又減少了單片機(jī)及FPGA 與外圍的電路的接

19、口，簡(jiǎn)化了電路結(jié)構(gòu)。我們以AT89C55單片機(jī)為基本核心構(gòu)成 控制單元，完成對(duì)波形的各個(gè)參量（包括幅度控制字和頻率控制字）的改變、LCD 顯示、功能選擇的控制實(shí)現(xiàn)。波形數(shù)據(jù)表中的波形數(shù)據(jù)經(jīng)過(guò)D/A芯片THS5651完 成數(shù)模轉(zhuǎn)換，再由DAC0832內(nèi)部的電阻分壓網(wǎng)絡(luò)實(shí)現(xiàn)波形幅度的控制，進(jìn)而經(jīng)過(guò) 濾波以及穩(wěn)幅電路后輸出，得到具有一定帶負(fù)載能力的所需波形。（系統(tǒng)總體簡(jiǎn)略框圖如圖3-1-1所示，單片機(jī)與FPGA系統(tǒng)連接線(xiàn)路圖如圖3-1-2。）任意波形輸入頻率控制幅度控制圖3-1-1：系統(tǒng)結(jié)構(gòu)簡(jiǎn)圖獨(dú)立顯示板串行靜態(tài)顯示P3.0P3.1，電座插示顯晶液P0單片時(shí)PP工作電源I5V 3.3V 72 5V-

20、PIO24P2.7-P2.0 PIO8 - PIO15 - PIO25P0.7 - P0.0 PIO7 - PIO0FPGA/CPLDGWAK50/30GWA7128PCRS232串行 通信適配電路RAM/ROM復(fù)用？3、P1 口CSdo 93C46DISCLKP32P11建議連接信號(hào)一P13圖3-1-2：?jiǎn)纹瑱C(jī)與FPGA系統(tǒng)連接線(xiàn)路圖顯示可配液晶50MHz 曰 _一 12MHz晶振四、方案實(shí)現(xiàn)1 .波形產(chǎn)生通過(guò)查找表方式產(chǎn)生波形是在數(shù)字系統(tǒng)中最常用的波形產(chǎn)生方法，我們?cè)?FPGA中定義一 ROM，用于存儲(chǔ)正弦波、方波、三角波的波形數(shù)據(jù)。由于后級(jí)D/A 輸出采用10位的THS5651，所以RO

21、M表采用1024*1024模式，內(nèi)部DDS數(shù)值表 通過(guò)在MatLab中使用其精確計(jì)算公式獲得，并導(dǎo)入系統(tǒng)中。2 .頻率控制該模塊由FPGA根據(jù)MCU給出的頻率字K完成。這里，使用FPGA完成設(shè)計(jì)， 是由于MCU速度較慢，難以滿(mǎn)足題目擴(kuò)展部分200KHz的頻率要求。同時(shí)也節(jié)省 了 MCU的資源，使其能夠更好的完成數(shù)據(jù)處理及其他控制功能。這里采用了 Altera公司的FPGA器件EP1C3T144C8，適合中規(guī)模應(yīng)用，能夠滿(mǎn)足要求。該模塊設(shè)計(jì)由VHDL實(shí)現(xiàn)，框圖如（圖4-2-1）所示。頻率控制字（來(lái) 自 MCU）圖4-2-1：頻率合成模塊其中相位累加器是DDFS的核心（請(qǐng)見(jiàn)圖4-2-2： DDFS

22、累加原理），它主要由 一個(gè)N位字長(zhǎng)的二進(jìn)制加法器和一個(gè)由固定時(shí)鐘控制的N位相位寄存器構(gòu)成。相 位寄存器的輸出與累加器的一個(gè)輸入端相連，而MCU送來(lái)的頻率控制字K經(jīng)同步 寄存后與累加器的另一個(gè)輸入端相連。這樣，在每個(gè)時(shí)鐘脈沖到達(dá)時(shí)，相位寄存 器采樣上一個(gè)時(shí)鐘周期內(nèi)的值與頻率控制字K的和，并取其高位部分作為這一時(shí) 鐘周期的輸出序列。頻率控制字K決定了相應(yīng)的相位增量，相位累加器則不斷的 對(duì)該相位增量進(jìn)行線(xiàn)性累加，當(dāng)相位累加器計(jì)滿(mǎn)會(huì)產(chǎn)生一次溢出，從而完成DDFS 合成信號(hào)的一個(gè)頻率周期。頻率控制字（來(lái)自MCU）圖4-2-2： DDFS累加原理DDFS的輸出頻率Fout和步進(jìn)f可分別表示為：F = K

23、x Fout 2 N clk（式1）（式2）其中，N是相位累加器的字長(zhǎng)；Fclk為基準(zhǔn)時(shí)鐘信號(hào)；K為頻率控制字。題 目要求波形頻率范圍100Hz-200kHz，步進(jìn)W100Hz。為達(dá)到最優(yōu)指標(biāo)，我們將輸 出頻率范圍設(shè)置為1Hz1MHz，實(shí)際步進(jìn)最小值可達(dá)0.1Hz以?xún)?nèi)。根據(jù)（式1） 和（式2）綜合考慮，選用波形表寬度為10位、深度為1024位，即每周期波形 有1024點(diǎn)。相位累加器字長(zhǎng)N為30位（23=1073147824）而基準(zhǔn)時(shí)鐘由20MHz 的晶振通過(guò)PLL倍頻得到（Fclk50M）這輸出頻率Fout步進(jìn)為=50M q 0.05Hz230頻率控制字K為5位，則最高輸出頻率為F = 50M

24、 X 225 = 1.56MHzout230就此，實(shí)現(xiàn)了輸出100Hz-200KHz，步進(jìn)1Hz，完全完成了題目要求且提高了 輸出精度。3.幅度控制我們采用DAC0832控制幅度，利用其內(nèi)部的電阻分壓網(wǎng)絡(luò)，將其作為數(shù)控電 位器使用，輸出波形幅度為V= (N/1024)XVin,其電路連接如圖4-3-1。4.液晶顯示、鍵盤(pán)輸入由于單片機(jī)的P0和P2 口與FPGA相連接，用來(lái)進(jìn)行二者之間的數(shù)據(jù)交換， 因此我們可用的外部單片機(jī)數(shù)據(jù)口只有P1 口和P3 口，而P3 口需要復(fù)用為特殊 功能口，所以能夠作為數(shù)據(jù)交換和控制的端口只有P1 口。我們采用P1 口復(fù)用的 辦法來(lái)解決鍵盤(pán)控制和液晶顯示的問(wèn)題。盡管我

25、們采用的鍵盤(pán)鍵數(shù)較少(只有8 個(gè))，但是我們用軟件的方式的實(shí)現(xiàn)了按鍵的分時(shí)復(fù)用，這樣以較少的按鍵實(shí)現(xiàn) 了較多的功能選擇和控制。同時(shí)我們利用中文液晶屏幕制作了非常直觀的中文菜 單，配合按鍵的功能進(jìn)行即時(shí)顯示，這樣使按鍵的使用變得直觀和更加人性化。5 .波形存儲(chǔ)由于該題目的發(fā)揮部分具有“調(diào)電數(shù)據(jù)保存”的要求，所以我們本來(lái)打算采 用非易失NVRAM實(shí)現(xiàn)波形數(shù)據(jù)的即時(shí)存儲(chǔ)，但由于該芯片缺乏，其他EEPROM芯 片又難以與我們使用的開(kāi)發(fā)板進(jìn)行有效連接，所以我們放棄了掉電保護(hù)功能的實(shí) 現(xiàn)。我們利用宏定義的方法，在FPGA內(nèi)部定義一雙口 RAM單元，可在帶電的狀態(tài)下實(shí)現(xiàn)對(duì)當(dāng)前波形的存儲(chǔ)。同時(shí)由于是采用雙口接

26、口，可實(shí)現(xiàn)的數(shù)據(jù)的高速讀 取和寫(xiě)入。6 .功率放大電路為實(shí)現(xiàn)帶100Q+8負(fù)載，輸出端接一功率放大電路，該功率放大電路 采用運(yùn)放驅(qū)動(dòng)的閉環(huán)推挽輸出電路，電壓增益為1,可實(shí)現(xiàn)穩(wěn)幅輸出功能。推挽 輸出級(jí)采用塑封硅三極管9012和9013，如圖4-7-1所示。圖4-7-1：功率放大電路五、軟件系統(tǒng)設(shè)計(jì)程序設(shè)計(jì)流程圖KEY1返回主菜單波形組合返回主菜單諧波組合(參數(shù)固定)返回主菜單返回主菜單方波參數(shù)自加三角波參數(shù)自加正弦波參數(shù)自加六、結(jié)果測(cè)量及分析1 .基本波形測(cè)試周期性波形包括頻率和幅值可調(diào)的正弦波、方波、三角波及其線(xiàn)形組合波形。 用示波器來(lái)測(cè)試波形的頻率和幅值，數(shù)據(jù)如表7-1-1，表7-1-2,表

27、7-1-3所示。表7-1-1：波形頻率測(cè)試數(shù)據(jù)（Vp-p = 5V）正弦波方波三角波設(shè)定頻率值（Hz）實(shí)際頻率值（Hz）誤差（%）實(shí)際頻率值（Hz）誤差（%）實(shí)際頻率值（Hz）誤差（%）5048450050010097310009825004960.84902500010009990.19950.59871.3500048872.2650060.1249550.91000098771.2399500.598601.450000489802.04498000.4487002.6100000970003980002975882.45000004783474.35004000.84710055.7表

28、7-1-2：波形幅值測(cè)試數(shù)據(jù)（f = 1KHz，正弦波，空載）設(shè)定幅值（V）實(shí)際幅值（V）誤差（%）0000.100.1000.500.4841.001.0112.001.9813.002.8844.003.902.55.004.932表7-1-3：波形穩(wěn)幅測(cè)試數(shù)據(jù)（f = 1KHz,正弦波，負(fù)載電阻R=90Q）設(shè)定幅值（V）實(shí)際幅值（V）誤差（%）0.10.100.50.5241.01.0222.02.0213.03.0314.04.030.752 .波形編輯測(cè)試由于正弦波、方波和三角波的基波及其多次諧波的線(xiàn)形組合較多，這里僅取 5次以下諧波的線(xiàn)形組合，其每個(gè)波形的幅度系數(shù)可以實(shí)現(xiàn)09的變化，然后 輸出組合波形。3.波形存儲(chǔ)