青軟課件模擬版圖設(shè)計

1、模擬版圖設(shè)計張俠模擬版圖設(shè)計 現(xiàn)在我們就來學(xué)習(xí)模擬版圖設(shè)計，模擬版圖設(shè)計很多靠經(jīng)驗值，所以模擬版圖對工程師要求很高，我們現(xiàn)在就學(xué)習(xí)一些基本的關(guān)于模擬版圖設(shè)計的知識和版圖畫法。 首先讓我們先認(rèn)識一下模擬版圖里最基本的電路，運(yùn)算放大器。模擬版圖設(shè)計 在模擬電路設(shè)計中，最重要的電路之一就是運(yùn)算放大器（簡稱運(yùn)放），它的主要作用是為信號提供足夠的增益。利用各種不同的外加反饋電路，運(yùn)放可以實現(xiàn)對模擬信號的多種處理功能，比如放大、微分、積分、求和、對數(shù)等運(yùn)算。模擬版圖設(shè)計首先讓我們來看一下一個最簡單的二級運(yùn)算放大器的電路圖。這是一個雙端輸入、單端輸出的差分運(yùn)放。模擬版圖設(shè)計我們先來看看第一部分，差分輸入級，

2、這是一個電流鏡和差分對組成的基本差分輸入級，作用：差分輸入、電平移動，差分到單端轉(zhuǎn)換及提供增益。細(xì)致一些：P30&P29是一個電流鏡，源極和柵極都接在一起。N0&N31是一個差分對，只有源極共用。這兩組管子的版圖要做match，一般是交叉match。模擬版圖設(shè)計這一部分就是輸出級共源放大級，這種做法一般比較常見，好處就是能提供較高的增益，結(jié)構(gòu)簡單，易于設(shè)計和調(diào)整。模擬版圖設(shè)計讓我們具體學(xué)習(xí)一下這類放大器的原理。這是一個基本N溝道輸入型cmos差分放大器。VBIOS為基準(zhǔn)電壓，驅(qū)動一阻性NMOS做固定電流源，實際設(shè)計時，往往直接接VDD或者分壓電路，通過調(diào)整阻性NMOS的大小來調(diào)整電流。M3M4

3、對稱設(shè)計，形成一個P溝道電流鏡(Current Mirror),M1M2對稱設(shè)計做差分輸入級。模擬版圖設(shè)計這是一個基本P溝道輸入型cmos差分放大器。VBIOS為基準(zhǔn)電壓，驅(qū)動一阻性PMOS做固定電流源，實際設(shè)計時，往往直接接GND或者分壓電路，通過調(diào)整阻性PMOS的大小來調(diào)整電流。M3M4對稱設(shè)計，形成一個N溝道電流鏡(Current Mirror),M1M2對稱設(shè)計做差分輸入級。模擬版圖設(shè)計下面我們就根據(jù)下面的線路圖，畫出其版圖。模擬版圖設(shè)計首先畫電流鏡。（我們按三層metal來做）第一步：mos的擺放（這里注明要做交叉對稱，所以要交叉擺放）。注意mos上的打字。模擬版圖設(shè)計首先畫電流鏡。

4、第二步：根據(jù)線路圖進(jìn)行版圖連線，注意使P30和P29的線盡量對稱。模擬版圖設(shè)計其次畫差分對。第一步：mos的擺放（這里注明要做交叉對稱，所以要交叉擺放）。注意mos上的打字。模擬版圖設(shè)計其次畫差分對。第二步：根據(jù)線路圖連線，注意此處IN&IP兩個輸入信號的對稱及等長。模擬版圖設(shè)計其次畫差分對。第三步：根據(jù)線路圖連線，注意信號線的對稱及等長。連線ok后，在外圈圍一圈guard-ring(保護(hù)環(huán)），目的是防止外界信號干擾。模擬版圖設(shè)計根據(jù)線路圖連上電流鏡到差分對的線，根據(jù)差分對的大小給電流鏡畫上guard-ring。（此時為了美觀，把圈電流鏡的guard-ring加寬一些，跟下面的差分對對齊。）模

5、擬版圖設(shè)計根據(jù)線路圖把其他的mos也擺上，并和這兩組分開圈guard-ring。盡量讓cell看起來像一個方形。模擬版圖設(shè)計根據(jù)線路圖把所有的連線都連接上，注意盡量不要在device上跑線，有些空余的地方可以多打cont（過孔）連接到power。模擬版圖設(shè)計補(bǔ)上subcont,然后跑上power線，注意在畫版圖時，如果跑線看起來干凈整齊，這個版圖就成功了一半。所以說，版圖其實也是一門藝術(shù)模擬版圖設(shè)計把power連接上，注意多打via，因為是連接metal1和metal3，所以要打via1和via2，并包上metal2。畫完后，就可以進(jìn)行drc&lvs的驗證了，驗證ok后要檢查修整一下，比如需不

6、需要補(bǔ)substrate，砍線頭等。修改完后應(yīng)再run一下drc&lvs。模擬版圖設(shè)計近期工作內(nèi)容：1、進(jìn)行系統(tǒng)練習(xí)模擬版圖的畫法。2、每個版圖進(jìn)行驗證后，把lvs的錯誤原因記錄下來。并查看一下該注意的地方是否注意到。3、模擬版圖練習(xí)完后要進(jìn)行總結(jié)（畫圖時的注意事項和要領(lǐng)）。4、根據(jù)2，整理出版圖初學(xué)者易犯的錯誤；結(jié)合老師給的一些要領(lǐng)整理出模擬版圖的注意事項。接案規(guī)劃時模擬版圖設(shè)計注意事項 接到一個案子，首先要選定grid。 畫模擬版圖，永遠(yuǎn)是性能第一，size第二。 拿到線路，開始規(guī)劃時，要考慮的事：1、強(qiáng)信號與弱信號要分開 2、大電流和小電流要分開 3、高壓和低壓要分開 4、模擬和數(shù)字要分

7、開 接案規(guī)劃時模擬版圖設(shè)計注意事項 floor-plan時，要規(guī)劃好VDD、GND的位置及寬度，PIN的位置，大體block的相對位置。 如果客戶有l(wèi)ayout note，應(yīng)按客戶的layout note做。 Layout中，所有晶體管統(tǒng)一擺放方向，使其有相同的環(huán)境。 在查看線路圖時，要將不同電位的N井找出來（注意不同井中的pmos），并標(biāo)注出，以防以后版圖設(shè)計時忘掉。 案子進(jìn)行中模擬版圖設(shè)計注意事項 power線要盡量等寬，如果不能，也要遵循從主干到分支越來越小的原則，不要在跑線變細(xì)后再加粗，沒意義。 在互連用來傳送電流時，不要用Poly來做互連。可以用poly做短的柵連接 。 建議在電阻和

8、電容周圍作dummy 。 采用對稱結(jié)構(gòu)，如果有必須應(yīng)采用交叉對稱方式。案子進(jìn)行中模擬版圖設(shè)計注意事項 注意勻稱，比如等高，均勻擺放，特別注意有源器件工藝一致性的考慮，也是為了減少mismatch 。 晶體管必須是直的，禁止拐彎晶體管不能拐彎應(yīng)該是基于遷移率的考慮，不同晶向遷移率不一樣，會影響匹配。 分開輸入，輸出線，避免出現(xiàn)回路。 屏蔽高頻線避免noise的影響（比如加shielding metal，shielding metal要接到vss上）。案子進(jìn)行中模擬版圖設(shè)計注意事項 金屬連接處最少打兩顆VIA（制程小于0.35um的）。 注意需要做match的mos，左右要加dummy mos 或

9、者dummy poly，其中dummy mos要接到substrate上。 為了避免雜訊問題，mos 的source power 和substrare power盡量在內(nèi)部分開跑（但也有客戶不care，更看重size）。 盡量不要用最小線寬。 案子進(jìn)行中模擬版圖設(shè)計注意事項 做數(shù)模混合版圖時，數(shù)字部分模擬部分分開，用substrate隔開。盡量把模擬部分用double-ring圈起來。 金屬上走過的電壓很大時，為避免尖端放電，拐角處切斜角，不走直角。 如果整個chip比較空，有時會加decouple（去耦）電容 。一般為NMOS,source&drain接VSS，gate接VDD。 注意信號線

10、上如果標(biāo)有大電流，線要加寬，一般為1um對應(yīng)1mA的電流。案子結(jié)束時模擬版圖設(shè)計注意事項 查看上層連線是否有回路，或者繞線現(xiàn)象。 最好一層一層check,比如只打開metal1層次，查看線的跑向；然后只打開metal2再check，依次類推，逐層check。 如果整個chip比較空，有時會加decouple（去耦）電容 。一般為NMOS,source&drain接VSS，gate接VDD。 chip完成后，要適當(dāng)多補(bǔ)些substrate。案例描述模擬版圖設(shè)計案例 做幾個簡單的小型的模擬電路，有opamp，ibias等，注意mos的擺放，特殊信號線的處理等。 結(jié)合之前學(xué)到的模擬版圖的畫法，注意匹配問題。注意查看是否有大電流通過。案例要求模擬版圖設(shè)計案例 學(xué)員根據(jù)自己的能力及速度評估出需要的工時（具體到每頁線路圖）。 根據(jù)工時計算出tape-out時間。 保證整個block為長方形（大約比例為4：3&3：4）。 pin腳出到相應(yīng)位置。