逐次逼近寄存器型ADC設(shè)計報告

1、逐次逼近寄存器型模數(shù)轉(zhuǎn)換器（ SAR ADC ）設(shè)計報告- -逐次逼近寄存器型 ADC 設(shè)計報告組 員（學 號）：張健20083474單炯20083478崔亞軍20083479朱小龍20083498專 業(yè)（年 級）：集成電路設(shè)計與集成系統(tǒng)課程名稱：提交日期：、組員分工 ：序號組員承擔工作1張健版圖2單炯模擬（其他模塊）3崔亞軍數(shù)字（ SAR 邏輯）4朱小龍（DAC、SH）、項目設(shè)計要求：設(shè)計一個 12bit 逐次逼近寄存器型模數(shù)轉(zhuǎn)換器 SAR ADC三、項目參數(shù)要求：分辨率12bit采樣頻率100KHz功耗 2mW電源電壓2.5V面積V DAC，則比較器輸出“ 1”電平， N 位寄存器的 MS

2、B 保持“ 1”電平；反之，若 V INVDAC ，則比較器輸出“ 0”電平， N 位寄存器的 MSB 被置為“ 0”電平。一次比較結(jié)束后， MSB 被置為相應的電平，同時邏輯 控制單元移至次高位并將其置“ 1”，其余位置“ 0”，進行下一次比較，直至最低 有效位 LSB比較完畢。整個過程結(jié)束， 即完成了一次模擬量到數(shù)字量的轉(zhuǎn)換， N 位轉(zhuǎn)換結(jié)果存儲在寄存器內(nèi)，并由此最終輸出所轉(zhuǎn)化模擬量的數(shù)字碼。逐次逼近寄存器型模數(shù)轉(zhuǎn)換器( SAR ADC )各子模塊設(shè)計：子模塊 1： 比較器( COMPARE)( 1) 電路結(jié)構(gòu)： (給出電路結(jié)構(gòu)圖 )（ 2） 工作原理：比較器的部分是模擬和數(shù)字轉(zhuǎn)換的一個通

3、道， 通過比較電壓的高低來確定數(shù) 字信號，來達到逐次逼近的目的， 當生成的電壓高于基準電壓的時候， 比較值為 0 ，就會生成一個比剛才小 一點的電壓繼續(xù)比較，如果基準電壓高于生成的電 壓，那么比較值為 1 ，就會生成一個高一點的電壓。實際上，比較器的輸出由低電平轉(zhuǎn)換到高電平時，或者從高電平轉(zhuǎn)換到低 電平時，需要一定的時間（決定電壓比較器的響應） ，其次由于比較器的增益是 有限的，并且存在失調(diào)電壓， 因此它的輸入端將出現(xiàn)不確定的電壓，該不確定 電壓將直接影響到電壓比較器的靈敏度（對輸入端電壓判別的靈敏度） 。電壓比 較器的開環(huán)增益越高，失調(diào)電壓越小，則其不確定電壓越小， 即靈敏度越高左 端的恒流

4、源電路時產(chǎn)生一個 30uA 的電流，然后通過電流鏡鏡像到比較器的內(nèi) 部。（ 3） 參數(shù)設(shè)定：M1M2M3M4M5M6M7M8P/NNNPPNPNNW/L （u）3/13/14.5/14.5/14.5/138/135/14.5/1C1C20.2pf5pfVddIbias2.5V30uA( 4) 仿真網(wǎng)表：.lib mix025_1.lttvdd vdd gnd 2.5vin1 vin1 gnd 1.2* vin1 vin1 gnd pwl 0 1.25 1u 2v 2.3u 2.2v 2.5u 1.3v 5u 1.7v /動態(tài)仿真*vin2 vin2 gnd sin 1.25 1.25 1200

5、k /動態(tài)仿真Vin2 vin2 gnd pwl(0 0 10u 2.5)C1 N38 Gnd 0.2pFC2 out Gnd 5pFM3 N37 vin1 N36 Gnd nch L=1u W=3uM4 N36 vin2 N38 Gnd nch L=1u W=3uM5 Gnd N35 N35 Gnd nch L=1u W=4.5uM6 N36 N35 Gnd Gnd nch L=1u W=4.5uM7 out N35 Gnd Gnd nch L=1u W=35uM8 Vdd N37 N37 Vdd pch L=1u W=4.5uM9 N38 N37 Vdd Vdd pch L=1u W=4.

6、5uM10 out N38 Vdd Vdd pch L=1u W=38ui11 Vdd N35 30uA.tran 10n 10u*.tran 10n 5u /動態(tài)仿真.print v(out) v(vin1) v(vin2).end( 5) 仿真結(jié)果：要求給出仿真結(jié)果圖，并對結(jié)果圖中所顯示的功能或結(jié)果數(shù)值進行說明)功能仿真動態(tài)仿真 動態(tài)仿真結(jié)果將一正弦信號和一不確定信號進行比較，說明比較器能夠?qū)崿F(xiàn)此功能。6） 版圖：要求在版圖中標出該模塊與外界連接的各端口名稱，用標尺標出版圖尺寸值）子模塊 2：采樣保持電路 （S/H）1）電路結(jié)構(gòu)： （給出電路結(jié)構(gòu)圖 ）（2）工作原理：采樣保持電路的電路結(jié)構(gòu)

7、為：傳輸門開關(guān)，采樣電容器，保持電路。其中保 持電路為電壓跟隨器， 當開關(guān)導通的時候， 通過外加信號給電容充電， 斷開后由 于電容無法放電， 將繼續(xù)保持原來的電壓， 這個電壓被電壓跟隨器保持下來， 這 樣的結(jié)構(gòu)就構(gòu)成了采樣保持電路。采樣保持電路的傳輸門電路如下：傳輸門為低電平導通，原理為：分別由 Nmos 和 Pmos 的源和漏鏈接傳 輸門的兩端，然后 Nmos 和 Pmos 的柵極分別加載上相反的電壓，當 Nmos 加 高電平， Pmos 加低電平的時候，傳輸門導通，當 Nmos 加低電平， Pmos 加 高電平的時候，傳輸門關(guān)閉。同時用 Nmos 和 Pmos 來做傳輸門可以減少傳輸 中的

8、閾值損失。采樣保持電路使用了電壓跟隨器，即上圖中的運放的（ in- ）端口直接連入（ OUT ）（3）參數(shù)設(shè)定：M1M2M3M4M5M6M7M8M9M10M11M12P/NPNPNNNNNPPPPW/L(u)15/13/115/13/14.5/14.5/13/13/115/115/194/114/1C1C2C3pf133仿真網(wǎng)表：.lib mix025_1.lttvin in gnd sin 1.25 1.25 0.1megvk k gnd pulse(2.5 0 0.1n 1n 1n 1u 5u)C1 N1 out 3pFC2 out Gnd 3pFC3 N4 Gnd 1pFM4 N3 K

9、Gnd Gnd nch L=1u W=3uM5 N4 N3 in Gnd nch L=1u W=3uM6 N2 N2 Gnd Gnd nch L=1u W=4.5uM7 N10 N2 Gnd Gnd nch L=1u W=4.5uM8 N1 N4 N10 Gnd nch L=1u W=3uM9 N8 out N10 Gnd nch L=1u W=3uM10 out N2 Gnd Gnd nch L=1u W=14uM11 N3 K N6 N6 pch L=1u W=15uM12 N4 K in N6 pch L=1u W=15uM13 N8 N8 N6 N6 pch L=1u W=15uM14

10、 N1 N8 N6 N6 pch L=1u W=15uM15 out N1 N6 N6 pch L=1u W=94ui16 N6 N2 30uAv17 N6 Gnd 2.5.tran 10n 40us 10n.print v(in) v(k) v(out).end* End of main circuit: Module0仿真結(jié)果： (要求給出仿真結(jié)果圖，并對結(jié)果圖中所顯示的功能或結(jié)果數(shù)值進行說明)說明：三組信號分別為開關(guān)信號（方波） ，輸入信號（正弦波）和輸出信號 如圖，當開關(guān)信 號為低電平時進行采樣，當開關(guān)信號為高電平時為保持狀態(tài)。 采樣頻率較高，幾乎沒有延遲，完全可以達到要求。（6）版圖

11、： （要求在版圖中標出該模塊與外界連接的各端口名稱，用標尺標出版圖尺寸值）子模塊 3：數(shù)模轉(zhuǎn)換器 DAC1） 電路結(jié)構(gòu)： （給出電路結(jié)構(gòu)圖 ） 電路原理圖：電路圖：（2）工作原理：采用的電荷按比例縮放的 DAC 中并沒有清零開關(guān)，如果輸出接到比較器 那么電容在通斷的過程中會自動放電清零， 也就是說，輸出端是一個封閉的區(qū)域 的電荷量是不會變化的，產(chǎn)生的電壓完全是外部因素產(chǎn)生的感應電壓。（ 3） 參數(shù)設(shè)定：雙向傳輸門中使用的 PMOS 和 NMOS 的所有參數(shù)均一樣，長寬比為2/1 ，十二組電容的電容值是依次按比例增加的，剩余的一個電容的電容值和十 二組電容中最小的一個相等， 因為 DAC 的輸出

12、電壓為 02.5V ，所以 Vref 可 以連接到 GND ， Vref 可以連接到 Vdd ，調(diào)節(jié) Vref 和 Vref 可以調(diào)節(jié) DAC 的輸出范圍和精度，比如， Vref 加載 1V ， Vref 加載 2V ，那么輸出電壓 為 13V 。(4)仿真網(wǎng)表： .lib mix025_1.ltt vdd vdd gnd 2.5v vd1 d1 gnd pulse(0 2.5 0 1n 1n 2560u 5120u) vd2 d2 gnd pulse(0 2.5 0 1n 1n 1280u 2560u) vd3 d3 gnd pulse(0 2.5 0 1n 1n 640u 1280u) v

13、d4 d4 gnd pulse(0 2.5 0 1n 1n 320u 640u) vd5 d5 gnd pulse(0 2.5 0 1n 1n 160u 320u) vd6 d6 gnd pulse(0 2.5 0 1n 1n 80u 160u) vd7 d7 gnd pulse(0 2.5 0 1n 1n 40u 80u) vd8 d8 gnd pulse(0 2.5 0 1n 1n 20u 40u) vd9 d9 gnd pulse(0 2.5 0 1n 1n 10u 20u) vd10 d10 gnd pulse(0 2.5 0 1n 1n 5u 10u) vd11 d11 gnd pu

14、lse(0 2.5 0 1n 1n 2.5u 5u) vd12 d12 gnd pulse(0 2.5 0 1n 1n 1.25u 2.5u)C1 out N47 0.01pF C2 out N43 0.02pF C3 out N34 0.04pF C4 out N41 0.08pF C5 out N33 0.16pF C6 out N42 0.32pF C7 out N50 0.64pF C8 out N45 1.28pF C9 out N36 2.56pF C10 out N39 5.12pF C11 out N35 10.24pF C12 out N40 20.48pF C13 out

15、N49 0.01pF M14 N8 N38 N40 Gnd nch L=2u W=22uM15 N38 d1 Gnd Gnd nch L=2u W=22u M16 N40 d1 N49 Gnd nch L=2u W=22u M17 N37 d2 Gnd Gnd nch L=2u W=22u M18 N35 d2 N49 Gnd nch L=2u W=22u M19 N8 N37 N35 Gnd nch L=2u W=22u M20 N44 d3 Gnd Gnd nch L=2u W=22u M21 N39 d3 N49 Gnd nch L=2u W=22u M22 N8 N44 N39 Gnd

16、 nch L=2u W=22u M23 N48 d4 Gnd Gnd nch L=2u W=22u M24 N36 d4 N49 Gnd nch L=2u W=22u M25 N8 N48 N36 Gnd nch L=2u W=22u M26 N52 d5 Gnd Gnd nch L=2u W=22u M27 N45 d5 N49 Gnd nch L=2u W=22u M28 N8 N52 N45 Gnd nch L=2u W=22u M29 N32 d6 Gnd Gnd nch L=2u W=22u M30 N50 d6 N49 Gnd nch L=2u W=22u M31 N8 N32 N

17、50 Gnd nch L=2u W=22u M32 N28 d11 Gnd Gnd nch L=2u W=22u M33 N43 d11 N49 Gnd nch L=2u W=22u M34 N8 N28 N43 Gnd nch L=2u W=22u M35 N25 d10 Gnd Gnd nch L=2u W=22u M36 N34 d10 N49 Gnd nch L=2u W=22u M37 N8 N25 N34 Gnd nch L=2u W=22u M38 N22 d9 Gnd Gnd nch L=2u W=22u M39 N41 d9 N49 Gnd nch L=2u W=22u M4

18、0 N8 N22 N41 Gnd nch L=2u W=22u M41 N19 d8 Gnd Gnd nch L=2u W=22u M42 N33 d8 N49 Gnd nch L=2u W=22u M43 N8 N19 N33 Gnd nch L=2u W=22u M44 N8 N17 N42 Gnd nch L=2u W=22uM45 N42 d7 N49 Gnd nch L=2u W=22uM46 N17 d7 Gnd Gnd nch L=2u W=22uM47 N11 d12 Gnd Gnd nch L=2u W=22uM48 N47 d12 N49 Gnd nch L=2u W=22

19、uM49 N8 N11 N47 Gnd nch L=2u W=22uM50 N40 d1 N8 Vdd pch L=2u W=22uM51 Vdd d1 N38 Vdd pch L=2u W=22uM52 N49 N38 N40 Vdd pch L=2u W=22uM53 N35 d2 N8 Vdd pch L=2u W=22uM54 N49 N37 N35 Vdd pch L=2u W=22uM55 Vdd d2 N37 Vdd pch L=2u W=22uM56 N39 d3 N8 Vdd pch L=2u W=22uM57 N49 N44 N39 Vdd pch L=2u W=22uM5

20、8 Vdd d3 N44 Vdd pch L=2u W=22uM59 N36 d4 N8 Vdd pch L=2u W=22uM60 N49 N48 N36 Vdd pch L=2u W=22uM61 Vdd d4 N48 Vdd pch L=2u W=22uM62 N45 d5 N8 Vdd pch L=2u W=22uM63 N49 N52 N45 Vdd pch L=2u W=22uM64 Vdd d5 N52 Vdd pch L=2u W=22uM65 N50 d6 N8 Vdd pch L=2u W=22uM66 N49 N32 N50 Vdd pch L=2u W=22uM67 V

21、dd d6 N32 Vdd pch L=2u W=22uM68 N43 d11 N8 Vdd pch L=2u W=22uM69 N49 N28 N43 Vdd pch L=2u W=22uM70 Vdd d11 N28 Vdd pch L=2u W=22uM71 N34 d10 N8 Vdd pch L=2u W=22uM72 N49 N25 N34 Vdd pch L=2u W=22uM73 Vdd d10 N25 Vdd pch L=2u W=22uM74 N41 d9 N8 Vdd pch L=2u W=22uM75 N49 N22 N41 Vdd pch L=2u W=22uM76

22、Vdd d9 N22 Vdd pch L=2u W=22uM77 N33 d8 N8 Vdd pch L=2u W=22uM78 N49 N19 N33 Vdd pch L=2u W=22uM79 Vdd d8 N19 Vdd pch L=2u W=22uM80 Vdd d7 N17 Vdd pch L=2u W=22uM81 N49 N17 N42 Vdd pch L=2u W=22uM82 N42 d7 N8 Vdd pch L=2u W=22uM83 N47 d12 N8 Vdd pch L=2u W=22uM84 N49 N11 N47 Vdd pch L=2u W=22uM85 Vd

23、d d12 N11 Vdd pch L=2u W=22u v86 N49 Gnd 0v87 N8 N49 2.5.tran 200n 5120u 200n.print v(out).end5)仿真結(jié)果：要求給出仿真結(jié)果圖，并對結(jié)果圖中所顯示的功能或結(jié)果數(shù)值進行說明)圖中的輸出不是一條斜線，而是因為太密集造成的6）版圖：要求在版圖中標出該模塊與外界連接的各端口名稱，用標尺標出版圖尺寸值）子模塊 4：其他子模塊（如：MOS開關(guān)、兩相不交疊時鐘、 運算放大器、偏置電路、邏輯門電路等等）1）電路結(jié)構(gòu)：（給出電路結(jié)構(gòu)圖）兩項不交疊時鐘2）工作原理：傳輸門的工作原理， Pmos 管可以很好的傳輸高電平，

24、Nmos 管可以很好 的傳輸?shù)碗娖剑?如果僅僅是傳輸高電平和低電平， 那么可以考慮只采用一 P管或 者一個 N 管，在采樣保持電路中使用的傳輸門要傳輸?shù)碾妷菏遣淮_定的，所以 同時采用 PMOS 和 NMOS ，這樣可以減少傳輸時的閾值損失。雙向傳輸門與傳輸門的工作原理一致。 在兩項不交疊時鐘中，采用了很多非門，非門的作用可以調(diào)整時鐘的波形， 使時鐘的上升時間和下降時間變小。（ 3） 參數(shù)設(shè)定：經(jīng)過仿真測試，在傳輸門，雙向傳輸門，和兩項不交疊時鐘里面， MOS 管的尺寸可取的范圍很寬， 幾乎不會影響模塊的功能， 在傳輸門中使用的 MOS 管的尺寸為 1/1 和 2/1 ，在兩項不交疊時鐘中采用的

25、 MOS 管的尺寸為 1/1 ，前所以內(nèi)部器件的尺文中采樣保持電路的電壓跟隨器就是采用的這里的運放電路，寸完全一致，這里也不在給出。(4)仿真網(wǎng)表：MOS 開關(guān).lib mix025_1.lttvdd vdd gnd 2.5vva a gnd pulse(0 2.5 0 0.1n 0.1n 2u 4u)vb b gnd sin 1.25 1.25 300kM1 a N7 d Gnd nch L=1u W=1uM2 N7 b Gnd Gnd nch L=1u W=1uM3 d b a Vdd pch L=1u W=1uM4 N7 b Vdd N1 pch L=1u W=1uR5 d Gnd 10

26、0000 TC=0.0, 0.0.tran 1n 20u.print v(a) v(b) v(d)兩項不交疊時鐘.lib mix025_1.lttvdd vdd gnd 2.5vvin in gnd pulse(0 2.5 0 0.1n 0.1n 0.2u 0.4u)M1 N6 in gnd gnd nch L=1u W=1uM2 N7 N6 gnd gnd nch L=1u W=1uM3 N8 N7 gnd gnd nch L=1u W=1uM4 gnd out2 gnd gnd nch L=1u W=1uM5 N4 N8 gnd gnd nch L=1u W=1uM6 N3 N4 gnd

27、gnd nch L=1u W=1uM7 out1 N3 gnd gnd nch L=1u W=1uM8 out2 N34 gnd gnd nch L=1u W=1u M9 N34 N48 gnd gnd nch L=1u W=1u M10 gnd out1 gnd gnd nch L=1u W=1u M11 N48 N20 gnd gnd nch L=1u W=1u M12 N20 N11 gnd gnd nch L=1u W=1u M13 N11 in gnd gnd nch L=1u W=1u M14 N6 in vdd vdd pch L=1u W=1u M15 N7 N6 vdd vd

28、d pch L=1u W=1u M16 N8 N7 vdd vdd pch L=1u W=1u M17 N4 out2 vdd vdd pch L=1u W=1u M18 N4 N8 vdd vdd pch L=1u W=1u M19 N3 N4 vdd vdd pch L=1u W=1u M20 out1 N3 vdd vdd pch L=1u W=1u M21 out2 N34 vdd vdd pch L=1u W=1u M22 N34 N48 vdd vdd pch L=1u W=1u M23 vdd out1 N48 vdd pch L=1u W=1u M24 N48 N20 vdd

29、vdd pch L=1u W=1u M25 N20 N11 vdd vdd pch L=1u W=1u M26 N11 in vdd vdd pch L=1u W=1u.tran 1n 3u 0.1n.print v(in) v(out1) v(out2).end雙向傳輸門.lib mix025_1.ltt vdd vdd gnd 2.5v vin1 in1 gnd sin 1.25 1.25 600k vin2 in2 gnd pulse(0 2.5 0 1n 1n 0.5u 1u) vk k gnd pwl 0 0 5u 0 5.01u 2.5v 10u 2.5M1 in2 N2 out

30、Gnd nch L=2u W=22uM2 out k in1 Gnd nch L=2u W=22uM3 Gnd k N2 Gnd nch L=2u W=22uM4 in2 k out Vdd pch L=2u W=22uM5 out N2 in1 Vdd pch L=2u W=22uM6 N2 k Vdd Vdd pch L=2u W=22u.tran 1n 10u.print v(k) v(in1) v(in2) v(out).end* End of main circuit: Module0(5)仿真結(jié)果：(要求給出仿真結(jié)果圖，并對結(jié)果圖中所顯示的功能或結(jié)果數(shù)值進行說明)MOS 開關(guān)兩項不

31、交疊時鐘雙向傳輸門6)版圖：要求在版圖中標出該模塊與外界連接的各端口名稱，用標尺標出版圖尺寸值)子模塊 5：SAR 數(shù)字邏輯控制單元(1)工作原理：實現(xiàn)二進制搜索算法，完成逐次逼近的功能 ( 2) Verilog 網(wǎng)表：測試模塊：timescale 1 ns/ 1 nsinclude SAR.vmodule sar_t;reg clk;reg com;reg reset;wire en;wire 11:0 out;wire 11:0 q;wire 3:0 cout;always #30 clk=clk;always #60 com=com;initialbeginclk=0;com=1;res

32、et=0;#100 reset=1;#50000 $stop;endSAR m(.reset(reset),.clk(clk),.com(com),.en(en),.q(q),.out(out); endmodule調(diào)用模塊：module SAR(clk,reset,en,out,q,com); input clk,reset,com;output en;output11:0 out,q;reg11:0 out,q;reg3:0 cout;reg en;parameter D0=0,D1=1,D2=2,D3=3,D4=4,D5=5,D6=6,D7=7,D8=8,D9=9,D10=10,D11=11,D12=12,D13=13;always(posedge clk)if(!reset)beginen=0;cout=0; out=0;q=0;end else casex(cout)D0:beginen=1;out=12b100000000000; cout=cout+1;endD1:beginen=1; out=out; out11=com;out10=1; cout=cout+1;endD2:beginen=1;out=out;out10