2022年先進封裝行業(yè)發(fā)展現(xiàn)狀及前景分析

1、2022年先進封裝行業(yè)發(fā)展現(xiàn)狀及前景分析1. 先進封裝是延續(xù)摩爾定律的最有效途徑摩爾定律已經(jīng)失效。從半導體制程進入 10nm 以來，摩爾定律已經(jīng)失效，即芯片迭 代不再滿足“集成電路芯片上所集成的晶體管數(shù)目，每隔 18 個月就翻一番；微處理 器的性能每隔 18 個月提高一倍，而價格下降一倍”。摩爾定律的失效包括三個方面： 單位面積的晶體管數(shù)目、處理器性能、芯片價格。從晶體管尺寸的演進來看，摩爾 定律要求每 18 個月晶體管密度翻倍，等效于單個晶體管尺寸縮小到 0.7 倍（0.5）。 各家圓晶廠宣布量產(chǎn)的制程時間節(jié)點，從 10nm 開始便出現(xiàn)了摩爾定律失效，無法 滿足每 18 個月將制程精細到 0

2、.7 倍。從處理器性能的演進來看，摩爾定律要求每 18 個月處理器性能翻倍，等效于每年性能提升 33%（假設性能為線性提升）。但根據(jù)歷 年來華為海思 Kirin 芯片和蘋果 A 系列芯片的跑分情況，可以明確發(fā)現(xiàn)二者的性能 年復合增長率顯著低于 33%，分別為 20.6%（海思 Kirin 芯片）、18.4%（蘋果 A 芯片）。摩爾定律在性能提升上失效。從芯片價格的演進來看，這里主要指單個晶體管 成本（cost per transistor）,由于摩爾定律要求每 18 個月芯片價格下降一倍（晶體管 尺寸變小、數(shù)量不變，SoC 面積縮小一半，故芯片成本下降一倍），即單個晶體管的 成本下降到原來的

3、0.7 倍（0.5）。從圖 3 單位晶體管成本隨制程演進的變化趨勢來 看，在 28nm 以前，每段制程的變化，都以 0.7 倍的速度降低；在 28nm 以后，該趨 勢反轉，隨著制程的提升，單位晶體管成本反而輕微上升，摩爾定律在成本降低上 失效。圖：海思 Kirin 和蘋果 A 系列各代芯片 Geekbench 多核跑分趨勢先進封裝是“More than Moore”的最有效途徑。先進封裝是對應于先進晶圓制程而 衍生出來的概念，一般指將不同系統(tǒng)集成到同一封裝內以實現(xiàn)更高效系統(tǒng)效率的封 裝技術。換言之，只要該封裝技術能夠實現(xiàn)芯片整體性能（包括傳輸速度、運算速 度等）的提升，就可以視為是先進封裝。傳

4、統(tǒng)的封裝是將各個芯片單獨封裝好，再將這些單獨的封裝芯片裝配到 PCB 主板上 構成完整的系統(tǒng)，芯片間的信息交換屬于 PCB 級的互連（interconnect），又稱板級 互連；或者將不同的芯片貼裝到同一個封裝基板 Substrate 上，再完成系統(tǒng)級的封裝， 芯片間的通訊屬于 Substrate 級的互連。這兩種形式的封裝互連技術，芯片間的信息 傳輸需要通過 PCB 或 Substrate 布線完成。理論上，芯片間的信息傳輸距離越長， 信息傳遞越慢，芯片組系統(tǒng)的性能就越低。因此，同一芯片水平下，PCB 級互連的 整體性能比 Substrate 級互連的性能弱。在摩爾定律失效之前，芯片系統(tǒng)性能

5、的提升可以完全依賴于芯片本身制程提升 （制程提升使得芯片集成晶體管數(shù)量提升）。但隨著摩爾定律失效，芯片制程提升速 度大大放緩，芯片系統(tǒng)性能的提升只能通過不斷優(yōu)化各個芯片間的信息傳輸效率， 晶圓 Wafer 級封裝互連技術的價值凸顯。Wafer 級的封裝互連技術，將不同的 SoC 集成在 TSV（硅通孔技術：Through silicon via）內插板（interposer）上。Interposer 本身材料為硅，與 SoC 的襯底硅片相 同，通過 TSV 技術以及再布線（RDL）技術，實現(xiàn)不同 SoC 之間的信息交換。換言 之，SoC 之間的信息傳輸是通過 Interposer 完成。Int

6、erposer 再布線采用圓晶光刻工 藝，比 PCB 和 Substrate 布線更密集，線路距離更短，信息交換更快，因此可以實 現(xiàn)芯片組整體性能的提升。圖 30 示例為 CoWoS 封裝（Chip on Wafer on Substrate）,CPU/GPU die 與 Memory die 通過 interposer 實現(xiàn)互連，信息直接通過 interposer 上的 RDL 布線傳輸，不經(jīng)過 Substrate 或 PCB，信息交換快，系統(tǒng)效率高。 在“后摩爾”時代，對于“more than Moore”的延續(xù)，先進封裝是最有效的途徑。2. 高性能、2.5D/3D 封裝趨勢，顯著提升 U

7、nderfill 和 TIM 等核心封裝材料需求對于 CoWoS 等 FCBGA 類型封裝，Underfill 是芯片封裝保障互連可靠性的核心角 色，TIM 是事關成品芯片散熱的核心要塞。在典型的 FCBGA 封裝工藝中，底部填充劑 Underfill 初始為液態(tài)，通過點膠工藝， 利用毛細效應（Capillary effect），均勻充滿硅芯片與封裝基板焊接后形成的間隙， 再經(jīng)過高溫固化，Underfill 變成固體，從而實現(xiàn)對互連焊球 Solder bump，以及在芯 片使用中起到應力平衡的作用。在 CoWoS 等 2.5D 先進封裝中，Underfill 用量和重 要性都有顯著提升：在 C

8、oWoS 封裝中，由于使用了 Interposer，芯片與 Interposer 有 互連，Interposer 與基板有互連，因此需要至少兩次 Underfill 點膠工藝。Fanout 工 藝，由于需要包裹整個芯片，對 Underfill 材料的消耗更大（在此場景中成為 Molding underfill：MUF）。TIM 材料，能夠將芯片工作時產(chǎn)生的熱傳導至芯片封裝體以外，是控制芯片結溫、 保障芯片有效工作的關鍵環(huán)節(jié)。由于芯片工作時會產(chǎn)生熱量，封裝體會出現(xiàn)不同程 度的翹曲，為了保障芯片的有散熱通道，封裝可靠性對 TIM 材料的性能有嚴苛的要 求：TIM 材料需要適應芯片形變而不出現(xiàn)分層脫

9、落等失效。圖：CoWoS 等 2.5D 先進封裝，對 Underfill 需求顯著提升3. 先進封裝規(guī)模持續(xù)成長，封裝材料協(xié)同發(fā)展延伸前道制程技術，先進封裝需新型材料。隨著摩爾定律趨近極限，可提升系統(tǒng)性能的先進封裝技術快速發(fā)展，晶圓級封裝、芯片級封裝興起。先進封裝的關鍵材料 有底部填充膠（Underfill）、高性能熱界面材料（TIM）、臨時鍵合膠（TBA）、光敏 性聚酰亞胺（PSPI）、光敏樹脂（BCB）等。由于部分先進封裝材料需要埋留在芯片 中，故對材料的力、熱、電等各方面性能均有嚴格要求，保障芯片性能與可靠性。先進封裝市場持續(xù)成長，規(guī)模突破 300 億美元。從全球封測技術來看，目前正經(jīng)歷 從傳統(tǒng)封裝向先進封裝（FC、WLP、Fan-out、CoWoS 等）的轉型。先進封裝是近 幾年興起的增加互連密度、提高