第章EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)課件

1、第章EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)第章EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)5.1 GW48型EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)原理與使用介紹5.1.1 系統(tǒng)主要性能及特點(diǎn) (1) GW48系統(tǒng)設(shè)有通用的在系統(tǒng)編程下載電路，可對(duì)Lattice、Xilinx、Altera、Vantis、Atmel和Cypress世界六大PLD公司各種isp編程下載方式或現(xiàn)場(chǎng)配置的CPLD/FPGA系列器件進(jìn)行實(shí)驗(yàn)或開(kāi)發(fā)。其主系統(tǒng)板與目標(biāo)芯片板采用接插式結(jié)構(gòu)，動(dòng)態(tài)電路結(jié)構(gòu)自動(dòng)切換工作方式，含可自動(dòng)切換的12種實(shí)驗(yàn)電路結(jié)構(gòu)模式。5.1 GW48型EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)原理與使用介紹5.1. (2) GW48系統(tǒng)基于“電路重構(gòu)軟配置”的設(shè)計(jì)思想，采用了I/O口可任意定

2、向目標(biāo)板的智能化電路結(jié)構(gòu)設(shè)計(jì)方案。利用在系統(tǒng)微控制器對(duì)I/O口進(jìn)行任意定向設(shè)置和控制，從而實(shí)現(xiàn)了CPLD/FPGA目標(biāo)芯片I/O口與實(shí)驗(yàn)輸入/輸出資源可以各種不同方式連接來(lái)構(gòu)造形式各異的實(shí)驗(yàn)電路的目的。 (3) 系統(tǒng)除豐富的實(shí)驗(yàn)資源外，還擴(kuò)展了A/D、D/A、VGA視頻、PS/2接口、RS232通信、單片機(jī)獨(dú)立用戶系統(tǒng)編程下載接口、48 MHz 高頻時(shí)鐘源及在板數(shù)字頻率計(jì)。在上面可完成200多種基于FPGA和CPLD的各類電子設(shè)計(jì)和數(shù)字系統(tǒng)設(shè)計(jì)實(shí)驗(yàn)與開(kāi)發(fā)項(xiàng)目，從而能使實(shí)驗(yàn)更接近實(shí)際的工程設(shè)計(jì)。 (2) GW48系統(tǒng)基于“電路重構(gòu)軟配置”的圖.1 GW48實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)的板面結(jié)構(gòu)圖圖.1 GW48

3、實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)的板面結(jié)構(gòu)圖5.1.2 系統(tǒng)工作原理 圖.1為GW48系列EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)的板面結(jié)構(gòu)圖，圖5.2為GW48系統(tǒng)目標(biāo)板插座引腳信號(hào)圖，圖5.3為其功能結(jié)構(gòu)模塊圖。圖5.3中所示的各主要功能模塊對(duì)應(yīng)于圖5.1的器件位置恰好處于目標(biāo)芯片適配座B2的下方，由一微控制器擔(dān)任。其各模塊的功能分述如下。5.1.2 系統(tǒng)工作原理圖5.2 GW48系統(tǒng)目標(biāo)板插座引腳信號(hào)圖圖5.2 GW48系統(tǒng)目標(biāo)板插座引腳信號(hào)圖圖5.3 GW48實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)功能結(jié)構(gòu)圖圖5.3 GW48實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)功能結(jié)構(gòu)圖 (1) BL1：實(shí)驗(yàn)或開(kāi)發(fā)所需的各類基本信號(hào)發(fā)生模塊。其中包括最多8通道的單次脈沖信號(hào)發(fā)生器、高低電平信號(hào)

4、發(fā)生器、BCD碼或8421碼(十六進(jìn)制)信號(hào)發(fā)生器。所有這些信號(hào)的發(fā)生主要由BL6主控單元產(chǎn)生，并受控于系統(tǒng)板上的8個(gè)控制鍵。 (2) L5：CPLD/FPGA輸出信息顯示模塊，其中包括直通非譯碼顯示、BCD碼7段譯碼顯示、8421碼7段譯碼顯示、兩組8位發(fā)光管顯示、十六進(jìn)制輸入信號(hào)顯示指示、聲響信號(hào)指示等。同樣，所有這些顯示形式及形式的變換皆由BL6轉(zhuǎn)換和獨(dú)立控制。 (1) BL1：實(shí)驗(yàn)或開(kāi)發(fā)所需的各類基本信號(hào) (3) 在BL6的監(jiān)控程序中安排了多達(dá)11種形式各異的信息矢量分布，即電路重構(gòu)軟配置。由此可見(jiàn)，雖然GW48系統(tǒng)從硬件結(jié)構(gòu)上看，是一個(gè)完全固定下來(lái)的實(shí)驗(yàn)系統(tǒng)，但其功能結(jié)構(gòu)卻等同于11

5、套接口迥異的實(shí)驗(yàn)系統(tǒng)(參見(jiàn)第5.2節(jié))。 (4) BL3：此模塊主要是由一目標(biāo)芯片適配座以及上面的CPLD/FPGA目標(biāo)芯片和編程下載電路構(gòu)成。通過(guò)更換插有不同型號(hào)目標(biāo)器件的目標(biāo)板，就能對(duì)多種目標(biāo)芯片進(jìn)行實(shí)驗(yàn)。 (3) 在BL6的監(jiān)控程序中安排了多達(dá)11種 (5) BL6使GW48系統(tǒng)的應(yīng)用結(jié)構(gòu)靈活多變。實(shí)際應(yīng)用中，該模塊自動(dòng)讀取BL7的選擇信息，以確定信息矢量分布。實(shí)驗(yàn)前，可根據(jù)實(shí)驗(yàn)類型，以及所需的CPLD/FPGA目標(biāo)芯片的I/O接口位置，從15張實(shí)驗(yàn)電路結(jié)構(gòu)圖(第5.2節(jié))找到相適應(yīng)的實(shí)驗(yàn)系統(tǒng)功能結(jié)構(gòu)，并將該圖的編號(hào)鍵入BL7，系統(tǒng)即進(jìn)入了所需要的接口和實(shí)驗(yàn)?zāi)Ｊ健?(5) BL6使GW4

6、8系統(tǒng)的應(yīng)用結(jié)構(gòu)靈活5.1.3 系統(tǒng)主板結(jié)構(gòu)與使用方法 如前所述，GW48系統(tǒng)的電路結(jié)構(gòu)是可控的，即可通過(guò)控制接口鍵，使之改變連接方式以適應(yīng)不同的實(shí)驗(yàn)需要。因此，從物理結(jié)構(gòu)上看，實(shí)驗(yàn)板的電路結(jié)構(gòu)是固定的，但其內(nèi)部的信息流在控制器的控制下將發(fā)生很大的變化。采用這種“電路重構(gòu)軟配置”設(shè)計(jì)方案的目的有三個(gè)：適應(yīng)更多的實(shí)驗(yàn)與開(kāi)發(fā)項(xiàng)目；適應(yīng)更多的PLD公司的器件；適應(yīng)更多的不同封裝的FPGA和CPLD器件。系統(tǒng)板面主要部件及其使用方法的說(shuō)明如下。5.1.3 系統(tǒng)主板結(jié)構(gòu)與使用方法 (1) SWG9/SW9：圖5.3的BL7主要由圖5.1上的SWG9和SW9構(gòu)成。通過(guò)它的選擇，能使實(shí)驗(yàn)板產(chǎn)生10種不同的實(shí)

7、驗(yàn)結(jié)構(gòu)?？刂品椒ㄈ缦拢簩?shí)驗(yàn)前，根據(jù)某一實(shí)驗(yàn)對(duì)FPGA/CPLD目標(biāo)芯片的接口需求，在5.2節(jié)的15張實(shí)驗(yàn)電路結(jié)構(gòu)圖中選擇一種適用的結(jié)構(gòu)，例如選擇了圖5.8，需按動(dòng)系統(tǒng)板上的SW9鍵，直至數(shù)碼管SWG9顯示3，于是系統(tǒng)即進(jìn)入了圖5.8所示的實(shí)驗(yàn)電路結(jié)構(gòu)。但當(dāng)SWG9顯示為A時(shí)，系統(tǒng)板即變成一臺(tái)數(shù)字頻率計(jì)，測(cè)頻輸入端為系統(tǒng)板右下角的JP1B插座，測(cè)頻范圍為1 Hz500 kHz。 (1) SWG9/SW9：圖5.3的BL7 (2) B2：這是一塊插于主系統(tǒng)板上的目標(biāo)芯片適配座。對(duì)于不同的目標(biāo)芯片將有不同的適配座?？捎玫哪繕?biāo)芯片包括目前世界上最大的六家FPGA/CPLD廠商的所有具備isp下載功能的

8、CPLD和FPGA。目標(biāo)板上的芯片引腳由“I/Ox”或單純輸入引腳表示，其中的x為I/O口的序號(hào)，它們又對(duì)應(yīng)各自的引腳序號(hào)。如ispLSI1032E的“I/O25”對(duì)應(yīng)第54引腳，而XCS05的“I/O25”則對(duì)應(yīng)第37引腳(參見(jiàn)5.3節(jié))，其他公司不同的芯片也對(duì)應(yīng)不同的引腳數(shù)。但是，GW48系統(tǒng)板上只有一對(duì)目標(biāo)板插座(圖5.2)，如何適應(yīng)不同公司的不同的CPLD/FPGA目標(biāo)芯片呢？方法是如圖5.2那樣，將系統(tǒng)板上的兩條共78芯的目標(biāo)板插座CON1/CON2與目標(biāo)芯片引腳相連的端口定義為PIOx或CLOCKx，而使它們又對(duì)應(yīng)于5.2節(jié)的實(shí)驗(yàn)電路結(jié)構(gòu)圖上的PIOx引腳。 (2) B2：這是一塊

9、插于主系統(tǒng)板上的目標(biāo)芯然后將此目標(biāo)板插座上的信號(hào)名與不同的FPGA和CPLD芯片的引腳信號(hào)列出對(duì)照表(5.3節(jié))。例如，對(duì)于一塊插有ispLSI1032E的目標(biāo)板，在實(shí)驗(yàn)中，此芯片的I/O57(2引腳號(hào))將與系統(tǒng)板定義的CLOCK9相連，CLOCK9又恰好與系統(tǒng)板右下方(圖5.1)的高頻組時(shí)鐘信號(hào)相接。于是，對(duì)于不同的適配座上目標(biāo)芯片的引腳號(hào)將與主系統(tǒng)板上的適配引腳PIOx和CLOCKx有不同的對(duì)應(yīng)關(guān)系。第5.3節(jié)列出了10種芯片對(duì)系統(tǒng)板引腳的對(duì)應(yīng)關(guān)系，以利在實(shí)驗(yàn)時(shí)經(jīng)常查用。然后將此目標(biāo)板插座上的信號(hào)名與不同的FPGA和CPLD芯片的 (3) J3B/J3A：如果僅是作為教學(xué)實(shí)驗(yàn)之用，系統(tǒng)板上

10、的目標(biāo)芯片適配座無(wú)須拔下，但如果要進(jìn)行應(yīng)用系統(tǒng)開(kāi)發(fā)、產(chǎn)品開(kāi)發(fā)、電子設(shè)計(jì)競(jìng)賽等開(kāi)發(fā)實(shí)踐活動(dòng)，在系統(tǒng)板上完成初步仿真設(shè)計(jì)后，就有必要將連有目標(biāo)芯片的適配座拔下插在自己的應(yīng)用系統(tǒng)上進(jìn)行調(diào)試測(cè)試。為了避免由于需要更新設(shè)計(jì)程序和編程下載而反復(fù)插拔目標(biāo)芯片適配座，GW48系統(tǒng)設(shè)置了一對(duì)在線編程下載接口座J3A和J3B。圖5.2列出了此接口座的連接信號(hào)，此接口插座可適用于不同PLD公司的FPGA/CPLD的配置和編程下載，具體的引腳連接方式可參見(jiàn)表5.1。J3B在目標(biāo)芯片適配座上，J3A在主系統(tǒng)板上。只要用一根系統(tǒng)附帶的通信線就能用自己系統(tǒng)上的目標(biāo)芯片進(jìn)行在線編程了，從而可直接感受在系統(tǒng)(ISP)，或現(xiàn)場(chǎng)可

11、編程(FPGA)的巨大優(yōu)越性。 (3) J3B/J3A：如果僅是作為教學(xué)實(shí)表5.1 在線編程座各引腳與不同PLD公司器件編程下載接口說(shuō)明表5.1 在線編程座各引腳與不同PLD公司器件編程下載接口 (4) J2：為并行通信接口，通過(guò)通信線與微機(jī)的打印機(jī)口相連。EDA軟件的下載控制信號(hào)和CPLD/FPGA的目標(biāo)碼將通過(guò)J2接口，完成對(duì)B2上的目標(biāo)芯片的編程下載。編程電路模塊能自動(dòng)識(shí)別目標(biāo)芯片適配座上不同PLD公司的CPLD/FPGA芯片及其下載方式，并作出相應(yīng)的下載適配操作，這為實(shí)驗(yàn)和系統(tǒng)開(kāi)發(fā)帶來(lái)極大的方便。此外應(yīng)注意，下載結(jié)束后，一般不必拔下并行口的插頭，目標(biāo)芯片也能正常工作。但在剛開(kāi)機(jī)后，由于

12、PC機(jī)的并行口復(fù)位電平與各公司芯片下載電平的不一致，將會(huì)影響芯片的工作。 (4) J2：為并行通信接口，通過(guò)通信線與 (5) 鍵18：為實(shí)驗(yàn)信號(hào)控制鍵，它的功能及其與主系統(tǒng)的連接方式隨SW9的模式選擇而變，使用中需參見(jiàn)5.2節(jié)。 (6) 數(shù)碼18/D1D16：前者是LED數(shù)碼顯示器，后者是發(fā)光管，它們的顯示方式和連線形式也與SW9的輸入碼有關(guān)，使用中也需參見(jiàn)5.2節(jié)。 (5) 鍵18：為實(shí)驗(yàn)信號(hào)控制鍵，它的功能 (7) JP1A/JP1B/JP1C：為時(shí)鐘頻率選擇模塊。通過(guò)短路帽的不同接插方式，使目標(biāo)芯片獲得不同的時(shí)鐘頻率信號(hào)。對(duì)于JP1C，同時(shí)只能插一個(gè)短路帽，以便選擇輸向CLOCK0的一種

13、頻率。由于CLOCK0可選的頻率比較多，所以比較適合于目標(biāo)芯片對(duì)信號(hào)頻率或周期測(cè)量等設(shè)計(jì)項(xiàng)目的信號(hào)輸入端。JP1B分三個(gè)頻率源組，即如系統(tǒng)板所示的高頻組、中頻組和低頻組，它們分別對(duì)應(yīng)三組時(shí)鐘輸入端。例如，將三個(gè)短路帽分別插于JP1B座的2 Hz、1024 Hz和12 MHz，而另三個(gè)短路帽分別插于JP1A座的CLOCK4、CLOCK7和CLOCK8，這時(shí)輸向目標(biāo)芯片的三個(gè)引腳CLOCK4、 CLOCK7和CLOCK8分別獲得上述三個(gè)信號(hào)頻率。需要特別注意的是，每一組頻率源及其對(duì)應(yīng)時(shí)鐘輸入端，分別只能插一個(gè)短路帽。也就是說(shuō)，通過(guò)JP1A/B的組合頻率選擇，最多只能提供三個(gè)時(shí)鐘頻率。 (7) JP

14、1A/JP1B/JP1C：為時(shí)鐘 (8) 目標(biāo)芯片的聲訊輸出S1：可以通過(guò)在JP1B最上端是否插短路帽來(lái)選擇是否將揚(yáng)聲器接到目標(biāo)芯片的SPEAKER(圖5.2)口上，即PIO50。如對(duì)于ispLSI1032，此口對(duì)應(yīng)其I/O50(PIN5)，對(duì)于FLEX10K，對(duì)應(yīng)CLRn(PIN3)。 (9) J7：為PS/2接口。通過(guò)此接口，可以將PC機(jī)的鍵盤或鼠標(biāo)與GW48系統(tǒng)的目標(biāo)芯片相連，從而完成PS/2通信與控制方面的接口實(shí)驗(yàn)。連接方式參見(jiàn)“結(jié)構(gòu)圖NO.5B”(圖5.16)。 (8) 目標(biāo)芯片的聲訊輸出S1：可以通過(guò)在J (10) J6：J6為VGA視頻接口，通過(guò)它可完成目標(biāo)芯片對(duì)VGA顯示器的控

15、制。比如使目標(biāo)芯片向VGA顯示器輸出一個(gè)標(biāo)準(zhǔn)的VGA顯示信號(hào)。連接方式參見(jiàn)“電路結(jié)構(gòu)圖NO.2”(圖5.7)。 (11) EU3：?jiǎn)纹瑱C(jī)接口電路，它與目標(biāo)板的連接方式也已標(biāo)于主系統(tǒng)板上。連接方式可參見(jiàn)“實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.5B”(圖5.16)。注意：平時(shí)不能插單片機(jī)，以防沖突。 (10) J6：J6為VGA視頻接口，通過(guò) (12) J8/B8：J8為RS-232串行通信接口，B4是其接口電路，此接口電路是為單片機(jī)與PC機(jī)通信準(zhǔn)備的。當(dāng)目標(biāo)板上FPGA/CPLD器件需要直接與PC機(jī)進(jìn)行串行通信時(shí)，可參見(jiàn)“實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.5B”(圖5.16)，用兩根短線短接主板上的“單片機(jī)系統(tǒng)”座上的兩對(duì)孔。

16、例如希望PC機(jī)串口的RXT和TXT分別與系統(tǒng)上的目標(biāo)器件的PIO29和PIO30相接，則可將此20個(gè)PIN座的PIN2與PIN18、PIN3和PIN17分別短接。 (12) J8/B8：J8為RS-232串 (13) EU2/AOUT/JP2：EU2為D/A轉(zhuǎn)換接口電路。利用此電路模塊，可以完成目標(biāo)板芯片與D/A轉(zhuǎn)換器的接口實(shí)驗(yàn)或相應(yīng)的開(kāi)發(fā)。它們之間的連接方式可參閱5.2節(jié)的“實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.5C”(圖5.17)，PIO2431D0D7，PIO38WR。D/A的模擬信號(hào)的輸出接口是AOUT。JP2為轉(zhuǎn)換方式和輸出方式選擇座。如系統(tǒng)板于JP2處所示： 當(dāng)短路“D/A鎖存”時(shí)，則D/A的信號(hào)W

17、R將受PIO36信號(hào)的控制，完成數(shù)據(jù)鎖存的輸入方式； 當(dāng)短路“D/A直通”，則D/A的信號(hào)WR不受PIO36信號(hào)的控制，數(shù)據(jù)將直通輸入； 當(dāng)短路“0 to +5”時(shí)，D/A的模擬輸出幅度處于0+12 V間； 當(dāng)分別短路“-5 to +”時(shí)，D/A的模擬輸出幅度處于-12 V+12 V間： 當(dāng)分別短路“濾波0”與“濾波1”時(shí)，D/A的模擬輸出將獲得不同程度的濾波效果。另外需注意，進(jìn)行D/A接口實(shí)驗(yàn)時(shí)，需要接上12 V工作電源，插座在主板的左上角，請(qǐng)注意極性。 (13) EU2/AOUT/JP2：EU2 (14) ADC0809/AIN0/AIN1：外界模擬信號(hào)可以分別通過(guò)系統(tǒng)板左下側(cè)的兩個(gè)輸入端

18、AIN0和AIN1進(jìn)入A/D轉(zhuǎn)換器ADC0809的輸入通道IN0和IN1，ADC0809與目標(biāo)芯片直接相連。通過(guò)適當(dāng)設(shè)計(jì)，目標(biāo)芯片可以完成對(duì)ADC0809的工作方式確定、輸入端口選擇、數(shù)據(jù)采集與處理等所有控制工作，并可通過(guò)系統(tǒng)板提供的譯碼顯示電路，將測(cè)得的結(jié)果顯示出來(lái)。此項(xiàng)實(shí)驗(yàn)首先需參閱5.2節(jié)的“實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.5A”(圖5.15)的有關(guān)0809與目標(biāo)芯片的接口方式，同時(shí)仔細(xì)了解系統(tǒng)板上的接插方法以及有關(guān)0809工作時(shí)序和引腳信號(hào)功能方面的資料。注意：不用0809時(shí)，需將左下角JP2的“A/D禁止”用短路帽短接。 (14) ADC0809/AIN0/AIN (15) JP2(左下角座)：

19、 它們的接口方式是：D0D7PI01623，Addr.PIO32A25，PIO33ALE(22)，PIO34START(6)。若將插座JP2的“A/D使能”短路、A/D禁止開(kāi)路，則有PIO35ENABLE(9)；使“A/D使能”開(kāi)路、“A/D禁止”短路，則使0ENABLE(9)，表示禁止0809的工作，使它的所有輸出端為高阻態(tài)。若將插座JP2的“轉(zhuǎn)換結(jié)束”短路，則使PIO36EOC(7)，由此可使目標(biāo)芯片對(duì)ADC0809的轉(zhuǎn)換狀態(tài)進(jìn)行測(cè)控。 (15) JP2(左下角座)： 它們的接口 (16) VR1/AIN1：VR1電位器，通過(guò)它可以產(chǎn)生0+5 V幅度可調(diào)的電壓，其輸入口是0809的IN1(

20、與外接口AIN1相連，但當(dāng)AIN1插入外輸入插頭時(shí)，VR1將與IN1自動(dòng)斷開(kāi))。若利用VR1產(chǎn)生被測(cè)電壓，則需使0809的25腳置高電平，即選擇IN1通道。 (16) VR1/AIN1：VR1電位器， (17) AD574A：就一般的工業(yè)應(yīng)用來(lái)說(shuō)，AD574A屬高速高精度A/D器件，應(yīng)用十分廣泛。對(duì)于GW48-C附有一個(gè)AD574A插座。主板上已接成雙極性輸入方式，信號(hào)輸入口是AIN0。AD574A內(nèi)置有10 V精密參考電壓源，輸入采樣電壓范圍是-10 V+10 V，精度12位，最高位是符號(hào)位，轉(zhuǎn)換速度20 s(AD574)或10 s(AD1674)。接線方式如表5.2所示。 使用時(shí)，需將系統(tǒng)

21、板上的兩個(gè)3針座J10短路帽靠右插，J11短路帽靠左插，以使PIO33與STATUS(PIN28)及AD574的CE(PIN6)與VCC相接。注意：用AD574時(shí)要接-12 V電壓；不用AD574時(shí)應(yīng)將J10、J11的短路帽還原。使用前需參閱有關(guān)AD574的工作時(shí)序和引腳信號(hào)功能方面的資料。 (17) AD574A：就一般的工業(yè)應(yīng)用來(lái)表5.2 GW48-C系統(tǒng)上AD574/1674引腳端口與目標(biāo)器件引腳連接對(duì)照表表5.2 GW48-C系統(tǒng)上AD574/1674 (18) AIN0的特殊用法：系統(tǒng)板上設(shè)置了一個(gè)比較器電路，主要由LM311組成。若與D/A電路相結(jié)合，可以將目標(biāo)器件設(shè)計(jì)成逐次比較型

22、A/D變換器的控制器件。 (19) SW10：系統(tǒng)復(fù)位鍵。此鍵是系統(tǒng)板上負(fù)責(zé)監(jiān)控的微處理器的復(fù)位控制鍵，同時(shí)也與接口單片機(jī)AT89C2051的復(fù)位端相連。因此，可兼作單片機(jī)的復(fù)位鍵。 (18) AIN0的特殊用法：系統(tǒng)板上設(shè) (20) J4：48/50 MHz高頻時(shí)鐘源。為了充分利用FPGA和CPLD的高速特性，可以用一根線將J4處的“高頻時(shí)鐘源”插座的一端與“時(shí)鐘頻率選擇”插座JP1A左排的一端相連，但要拔去相應(yīng)的短路帽。 (21) CON1/2：目標(biāo)芯片適配座B2的插座，在目標(biāo)板的下方。兩條插座的78個(gè)插座的連接信號(hào)如圖5.2所示，此圖為用戶對(duì)實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)作二次開(kāi)發(fā)提供條件。 (20) J

23、4：48/50 MHz高頻時(shí)鐘5.2 GW48實(shí)驗(yàn)電路結(jié)構(gòu)圖5.2.1 實(shí)驗(yàn)電路信號(hào)資源符號(hào)圖說(shuō)明 結(jié)合圖5.4，以下對(duì)實(shí)驗(yàn)電路結(jié)構(gòu)圖中出現(xiàn)的信號(hào)資源符號(hào)功能作出一些說(shuō)明。 (1) 圖5.4 (a)是十六進(jìn)制7段全譯碼器，它有7位輸出，分別接7段數(shù)碼管的7個(gè)顯示輸入端：a、b、c、d、e、f和g。它的輸入端為D、C、B、A，其中，D為最高位，A為最低位。例如，若所標(biāo)輸入的口線為PIO1916，表示PIO19接D，18接C，17接B，16接A。5.2 GW48實(shí)驗(yàn)電路結(jié)構(gòu)圖5.2.1 實(shí)驗(yàn)電路信號(hào)資 (2) 圖5.4 (b)是高低電平發(fā)生器，每按鍵一次，輸出電平由高到低或由低到高變化一次，且輸出

24、為高電平時(shí)，所按鍵對(duì)應(yīng)的發(fā)光管變亮，反之不亮。 (3) 圖5.4 (c)是十六進(jìn)制碼(8421碼)發(fā)生器，由對(duì)應(yīng)的鍵控制輸出4位二進(jìn)制構(gòu)成的1位十六進(jìn)制碼，數(shù)的范圍是00001111，即H0HF。每按鍵一次，輸出遞增1，輸出進(jìn)入目標(biāo)芯片的4位二進(jìn)制數(shù)將顯示在該鍵對(duì)應(yīng)的數(shù)碼管上。 (2) 圖5.4 (b)是高低電平發(fā)生器，每按 (4) 直接與7段數(shù)碼管相連的連接方式的設(shè)置是為了便于對(duì)7段顯示譯碼器的設(shè)計(jì)學(xué)習(xí)。以圖5.7為例，圖中所標(biāo)PIO46PIO40接g、f、e、d、c、b、a表示PIO46PIO40分別與數(shù)碼管的7段輸入g、f、e、d、c、b、a相接。 (5) 圖5.4 (d)是單次脈沖發(fā)生

25、器，每按一次鍵，輸出一個(gè)脈沖，與此鍵對(duì)應(yīng)的發(fā)光管也會(huì)閃亮一次，時(shí)間20 ms。 (4) 直接與7段數(shù)碼管相連的連接方式的設(shè)置 (6) 實(shí)驗(yàn)電路結(jié)構(gòu)圖N0.5、NO.5A、NO.5B、NO.5C是同一種電路結(jié)構(gòu)，只不過(guò)是為了清晰起見(jiàn)，將不同的接口方式分別畫出而已。由此可見(jiàn)，它們的接線有一些是重合的，因此只能分別進(jìn)行實(shí)驗(yàn)，而實(shí)驗(yàn)電路結(jié)構(gòu)圖模式都選5。 (7) 圖5.4(e)是琴鍵式信號(hào)發(fā)生器，當(dāng)按下鍵時(shí)，輸出為高電平，對(duì)應(yīng)的發(fā)光管發(fā)亮；當(dāng)松開(kāi)鍵時(shí)，輸出為低電平。此鍵的功能可用于手動(dòng)控制脈沖的寬度，具有琴鍵式信號(hào)發(fā)生器的實(shí)驗(yàn)結(jié)構(gòu)圖是圖5.8。 (6) 實(shí)驗(yàn)電路結(jié)構(gòu)圖N0.5、NO.5A、N圖5.4

26、實(shí)驗(yàn)電路信號(hào)資源符號(hào)圖圖5.4 實(shí)驗(yàn)電路信號(hào)資源符號(hào)圖5.2.2 各實(shí)驗(yàn)電路結(jié)構(gòu)特點(diǎn)與適用范圍簡(jiǎn)述 (1) 結(jié)構(gòu)圖NO.0 (圖5.5)：目標(biāo)芯片的PIO16PIO47共8組4位二進(jìn)制碼輸出，經(jīng)譯碼器可顯示于實(shí)驗(yàn)系統(tǒng)上的8個(gè)數(shù)碼管。鍵1和鍵2可分別輸出兩個(gè)4位二進(jìn)制碼。一方面這4位碼輸入目標(biāo)芯片的PIO11PIO8和PIO15PIO12，另一方面，可以觀察發(fā)光管D1D8來(lái)了解輸入的數(shù)值。例如，當(dāng)鍵1控制輸入PIO11PIO8的數(shù)為HA時(shí)，則發(fā)光管D4和D2亮，D3和D1滅。電路的鍵8至鍵3分別控制一個(gè)高低電平信號(hào)發(fā)生器向目標(biāo)芯片的PIO7PIO2輸入高電平或低電平，揚(yáng)聲器接在SPEAKER上，

27、具體接在哪一引腳要看目標(biāo)芯片的類型，這需要查閱5.3節(jié)。例如目標(biāo)芯片為FLEX10K10，則揚(yáng)聲器接在3引腳上。目標(biāo)芯片的時(shí)鐘輸入未在圖上標(biāo)出，也需查閱5.3節(jié)。例如，目標(biāo)芯片為XC95108，則輸入此芯片的時(shí)鐘信號(hào)有CLOCK0CLOCK10，共11個(gè)可選的輸入端，對(duì)應(yīng)引腳為6580。具體的信號(hào)輸入方法，可參閱5.1節(jié)。此電路可用于設(shè)計(jì)頻率計(jì)、周期計(jì)和計(jì)數(shù)器等。5.2.2 各實(shí)驗(yàn)電路結(jié)構(gòu)特點(diǎn)與適用范圍簡(jiǎn)述 (2) 結(jié)構(gòu)圖NO.1 (圖5.6)：適用于作加法器、減法器、比較器或乘法器。如欲設(shè)計(jì)加法器，可利用鍵4和鍵3輸入8位加數(shù)，鍵2和鍵1輸入8位被加數(shù)，輸入的加數(shù)和被加數(shù)將顯示于鍵對(duì)應(yīng)的數(shù)碼

28、管41，相加的和顯示于數(shù)碼管6和5?？闪铈I8控制此加法器的最低位進(jìn)位。 (2) 結(jié)構(gòu)圖NO.1 (圖5.6)：適用于圖5.5 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.0圖5.5 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.0圖5.6 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.1圖5.6 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.1 (3) 結(jié)構(gòu)圖NO.2 (圖5.7)：可用于作VGA視頻接口邏輯設(shè)計(jì)，或使用數(shù)碼管8至數(shù)碼管5作7段顯示譯碼方面的實(shí)驗(yàn)。 (4) 結(jié)構(gòu)圖NO.3 (圖5.8)：特點(diǎn)是有8個(gè)琴鍵式鍵控發(fā)生器，可用于設(shè)計(jì)作八音琴等電路系統(tǒng)。 (3) 結(jié)構(gòu)圖NO.2 (圖5.7)：可用于 (5) 結(jié)構(gòu)圖NO.4 (圖5.9)：適合于設(shè)計(jì)移位寄存器、環(huán)形計(jì)數(shù)器等。電路特點(diǎn)是:

29、 當(dāng)在所設(shè)計(jì)的邏輯中有串行二進(jìn)制數(shù)從PIO10輸出時(shí)，若利用鍵7作為串行輸出時(shí)鐘信號(hào)，則PIO10的串行輸出數(shù)碼可以在發(fā)光管D8D1上逐位顯示出來(lái)，這能很直觀地看到串出的數(shù)值。 (5) 結(jié)構(gòu)圖NO.4 (圖5.9)：適合于圖5.7 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.2圖5.7 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.2圖5.8 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.3圖5.8 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.3圖5.9 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.4圖5.9 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.4(6) 結(jié)構(gòu)圖NO.5 (圖5.10)：特點(diǎn)有3個(gè)單次脈沖發(fā)生器。圖5.10 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.5(6) 結(jié)構(gòu)圖NO.5 (圖5.10)：特點(diǎn)有3個(gè)單次脈沖發(fā) (7) 結(jié)構(gòu)圖NO.6

30、(圖5.11)：此電路與圖5.7相似，但增加了兩個(gè)4位二進(jìn)制發(fā)生器，數(shù)值分別輸入目標(biāo)芯片的PIO7PIO4和PIO3PIO0。例如，當(dāng)按鍵2時(shí)，輸入PIO7PIO4的數(shù)值將顯示于對(duì)應(yīng)的數(shù)碼管2上，以便了解輸入的數(shù)值。 (7) 結(jié)構(gòu)圖NO.6 (圖5.11)：此電圖5.11 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.6圖5.11 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.6 (8) 結(jié)構(gòu)圖NO.7 (圖5.12)：此電路適合于設(shè)計(jì)時(shí)鐘、定時(shí)器、秒表等。可利用鍵8和鍵5分別控制時(shí)鐘的清零和設(shè)置時(shí)間的使能；利用鍵7、5和1進(jìn)行時(shí)、分、秒的設(shè)置。 (8) 結(jié)構(gòu)圖NO.7 (圖5.12)：此電路圖5.12 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.7圖5.12 實(shí)驗(yàn)電

31、路結(jié)構(gòu)圖NO.7 (9) 結(jié)構(gòu)圖NO.8 (圖5.13)： 此電路適用于作并進(jìn)/串出或串進(jìn)/并出等工作方式的寄存器、序列檢測(cè)器、密碼鎖等邏輯設(shè)計(jì)。它的特點(diǎn)是利用鍵2、鍵1能序置8位二進(jìn)制數(shù)，而鍵6能發(fā)出串行輸入脈沖。每按鍵一次，即發(fā)出一個(gè)單脈沖，則此8位序置數(shù)的高位在前，向PIO10串行輸入一位，同時(shí)能從D8D1的發(fā)光管上看到串行左移的數(shù)據(jù)，十分形象直觀。 (9) 結(jié)構(gòu)圖NO.8 (圖5.13)： 此圖5.13 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.8圖5.13 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.8 (10) 結(jié)構(gòu)圖NO.9 (圖5.14)：若欲驗(yàn)證交通燈控制等類似的邏輯電路，可選此電路結(jié)構(gòu)。圖5.14 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.

32、9 (10) 結(jié)構(gòu)圖NO.9 (圖5.14)：若 (11) 結(jié)構(gòu)圖NO.5A (圖5.15)：此電路即為NO.5電路，可用于完成A/D轉(zhuǎn)換方面的實(shí)驗(yàn)。 (12) 結(jié)構(gòu)圖NO.5B (圖5.16)：此電路可用于單片機(jī)接口邏輯方面的設(shè)計(jì)和PS/2鍵盤接口方面的邏輯設(shè)計(jì)(平時(shí)不要把單片機(jī)接上，以防口線沖突)。 (13) 結(jié)構(gòu)圖NO.5C (圖5.17)：可用于D/A轉(zhuǎn)換接口實(shí)驗(yàn)和比較器LM311的控制實(shí)驗(yàn)。 (14) 當(dāng)系統(tǒng)上的“模式指示”數(shù)碼管顯示“A”時(shí)，系統(tǒng)將變成一臺(tái)頻率計(jì)，數(shù)碼管8將顯示“F”，數(shù)碼管6至數(shù)碼管1顯示頻率值，最低位單位是Hz。 (15) 結(jié)構(gòu)圖NO.B(圖5.18)：此電路適

33、用于8位譯碼掃描顯示電路方面的實(shí)驗(yàn)。 (11) 結(jié)構(gòu)圖NO.5A (圖5.15)：圖5.15 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.5A圖5.15 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.5A圖5.16 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.5B圖5.16 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.5B圖5.17 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.5C圖5.17 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.5C圖5.18 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.B圖5.18 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.B5.3 GW48系統(tǒng)結(jié)構(gòu)圖信號(hào)名與芯片引腳對(duì)照表表5.3 GW48系統(tǒng)結(jié)構(gòu)圖信號(hào)名與芯片引腳對(duì)照表5.3 GW48系統(tǒng)結(jié)構(gòu)圖信號(hào)名與芯片引腳對(duì)照表表5.3 表5.3 GW48系統(tǒng)結(jié)構(gòu)圖信號(hào)名與芯片引腳對(duì)照表表5.3 GW48系統(tǒng)結(jié)構(gòu)圖

34、信號(hào)名與芯片引腳對(duì)照表表5.3 GW48系統(tǒng)結(jié)構(gòu)圖信號(hào)名與芯片引腳對(duì)照表表5.3 GW48系統(tǒng)結(jié)構(gòu)圖信號(hào)名與芯片引腳對(duì)照表表5.3 GW48系統(tǒng)結(jié)構(gòu)圖信號(hào)名與芯片引腳對(duì)照表表5.3 GW48系統(tǒng)結(jié)構(gòu)圖信號(hào)名與芯片引腳對(duì)照表表5.3 GW48系統(tǒng)結(jié)構(gòu)圖信號(hào)名與芯片引腳對(duì)照表表5.3 GW48系統(tǒng)結(jié)構(gòu)圖信號(hào)名與芯片引腳對(duì)照表表5.3 GW48系統(tǒng)結(jié)構(gòu)圖信號(hào)名與芯片引腳對(duì)照表表5.3 GW48系統(tǒng)結(jié)構(gòu)圖信號(hào)名與芯片引腳對(duì)照表表5.3 GW48系統(tǒng)結(jié)構(gòu)圖信號(hào)名與芯片引腳對(duì)照表表5.3 GW48系統(tǒng)結(jié)構(gòu)圖信號(hào)名與芯片引腳對(duì)照表表5.3 GW48系統(tǒng)結(jié)構(gòu)圖信號(hào)名與芯片引腳對(duì)照表表5.3 GW48系統(tǒng)結(jié)構(gòu)圖

35、信號(hào)名與芯片引腳對(duì)照表表5.3 GW48系統(tǒng)結(jié)構(gòu)圖信號(hào)名與芯片引腳對(duì)照表表5.3 GW48系統(tǒng)結(jié)構(gòu)圖信號(hào)名與芯片引腳對(duì)照表5.4 GW48型EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)使用示例 綜合前面介紹的情況，我們可知使用GW48型EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)的基本步驟如下： (1) 根據(jù)所設(shè)計(jì)的實(shí)體的輸入和輸出的要求，根據(jù)5.2節(jié)介紹的實(shí)驗(yàn)電路結(jié)構(gòu)圖選擇合適的實(shí)驗(yàn)電路結(jié)構(gòu)圖，并記下對(duì)應(yīng)的實(shí)驗(yàn)?zāi)Ｊ健?.4 GW48型EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)使用示例 (2) 根據(jù)所選的實(shí)驗(yàn)電路結(jié)構(gòu)圖、擬采用的實(shí)驗(yàn)芯片的型號(hào)以及5.3節(jié)介紹的GW48系統(tǒng)結(jié)構(gòu)圖信號(hào)名與芯片引腳對(duì)照表，確定各個(gè)輸入和輸出所對(duì)應(yīng)的芯片引腳號(hào)，并根據(jù)所采用的開(kāi)發(fā)軟件工具，編

36、寫符合要求的管腳鎖定文件，以供設(shè)計(jì)中的有關(guān)步驟使用。 (2) 根據(jù)所選的實(shí)驗(yàn)電路結(jié)構(gòu)圖、擬采用的實(shí) (3) 進(jìn)入VHDL的EDA設(shè)計(jì)中的編程下載步驟時(shí)，首先將實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)的下載接口通過(guò)實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)提供的并行下載接口扁平電纜線與計(jì)算機(jī)的并行接口(打印機(jī)接口)連接好，將實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)提供的實(shí)驗(yàn)電源輸入端接上220 V的交流電，輸出端與實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)的+5 V電源輸入端相接，這時(shí)即可進(jìn)行編程下載的有關(guān)操作。 (3) 進(jìn)入VHDL的EDA設(shè)計(jì)中的編程下載步 (4) 編程下載成功后，首先通過(guò)模式選擇鍵(SW9)將實(shí)驗(yàn)?zāi)Ｊ睫D(zhuǎn)換到前面選定的實(shí)驗(yàn)?zāi)Ｊ剑糨斎牒洼敵錾婕皶r(shí)鐘、聲音、視頻等信號(hào)，還應(yīng)將相應(yīng)部分的短路帽

37、或接口部分連接好，之后輸入設(shè)計(jì)實(shí)體所規(guī)定的各種輸入信號(hào)即可進(jìn)行相應(yīng)的實(shí)驗(yàn)。 為了加深對(duì)上面所述GW48型EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)的使用基本步驟的理解，下面特給出一個(gè)使用實(shí)例。 (4) 編程下載成功后，首先通過(guò)模式選擇鍵(S 【例5.4.1】設(shè)計(jì)一個(gè)將給定時(shí)鐘信號(hào)進(jìn)行4位二進(jìn)制加法計(jì)數(shù)的7段LED譯碼顯示電路。 1) 設(shè)計(jì)思路 該7段LED顯示譯碼電路，應(yīng)首先對(duì)輸入的時(shí)鐘信號(hào)進(jìn)行4位二進(jìn)制加法計(jì)數(shù)，之后再由7段譯碼器將計(jì)數(shù)值譯為對(duì)應(yīng)的十六進(jìn)制碼，并由數(shù)碼顯示器顯示出來(lái)。電路的原理圖如圖5.19所示。 【例5.4.1】設(shè)計(jì)一個(gè)將給定時(shí)鐘信號(hào)進(jìn)行4位二圖5.19 7段LED譯碼顯示電路圖5.19 7段LED譯碼顯示電路2) VHDL源程序LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；ENTITY DECLED IS PORT(CLK：IN STD_LOGIC； DOUT：OUT STD_LOGIC_VE