存儲器系統(tǒng)精品課件

1、存儲器系統(tǒng)第1頁，共58頁，2022年，5月20日，16點6分，星期二教學目的和要求通過本章的學習，使學生掌握存儲器的基本概念，掌握存儲器的結構、分類及常用的存儲器芯片的擴展，并掌握存儲器與CPU的連接方法。第2頁，共58頁，2022年，5月20日，16點6分，星期二重點與難點本章重點存儲器的基本概念 存儲器系統(tǒng)的層次結構存儲器的分類及主要評價指標常用RAM存儲器及其擴展技術常用ROM存儲器及其擴展技術存儲器與CPU的連接本章難點存儲器擴展存儲器與CPU的連接 第3頁，共58頁，2022年，5月20日，16點6分，星期二本章主要內(nèi)容6.3 存儲器擴展技術6.2 常用存儲器6.1 概述 存儲器（

2、Memory）是計算機系統(tǒng)中的記憶設備，用來存放程序和數(shù)據(jù)。計算機中的全部信息，包括輸入的原始數(shù)據(jù)、計算機程序、中間運行結果和最終運行結果都保存在存儲器中。 本章主要介紹計算機存儲器系統(tǒng)的結構、類型，給出一些常用基本存儲元件的電路結構，重點介紹一些常用存儲器芯片的擴展，以及怎樣與CPU進行連接。6.4 存儲器與CPU的連接第4頁，共58頁，2022年，5月20日，16點6分，星期二6.1 概述存儲器系統(tǒng)基本概念性能指標組成結構層次結構分類第5頁，共58頁，2022年，5月20日，16點6分，星期二存儲系統(tǒng)的層次結構計算機系統(tǒng)中，根據(jù)各種存儲器的存儲容量、存取速度和價格比的不同，將它們按照一定的

3、體系結構組織起來，使所存放的程序和數(shù)據(jù)按照一定的層次分布在各種存儲器中，構成多級存儲體系。 三層存儲體系結構 第6頁，共58頁，2022年，5月20日，16點6分，星期二整體而言，存儲系統(tǒng)主要有兩個層次，即Cache-主存層次和主存-外存層次 Cache-主存層次主要解決CPU和主存之間的速度差異問題。在CPU和主存之間設置存取速度最快、容量小的高速緩沖存儲器(Cache)，就能較好地解決存取速度問題，提高整機的運算速度。Cache-主存層次主存-外存層次主存-輔存層次解決的是存儲器的大容量要求和低成本之間的矛盾。現(xiàn)代操作系統(tǒng)的形成和發(fā)展使得程序員擺脫了主存、輔存之間的地址人工定位，通過軟件、

4、硬件結合，把主存和輔存統(tǒng)一成了一個整體，程序員可以利用比主存實際容量大得多的邏輯地址編寫程序。隨著這種系統(tǒng)的發(fā)展和完善，逐漸形成了現(xiàn)在廣泛使用的虛擬存儲系統(tǒng)。 存儲系統(tǒng)的層次結構第7頁，共58頁，2022年，5月20日，16點6分，星期二半導體存儲器的分類按構成存儲器的器件和存儲介質(zhì)可分為： 磁芯存儲器半導體存儲器光電存儲器磁膜磁泡其它磁表面存儲器光盤存儲器等 半導體存儲器的分類 雙極型靜態(tài)RAM（SRAM）動態(tài)RAM（DRAM）MOS型可編程的PROM（只可寫入一次）可擦除可編程ROM光擦除的EPROM電擦除的EEPROM掩膜式的ROM（不可寫入）半導體存儲器隨機讀寫存儲器（RAM）只讀存儲

5、器（ROM）第8頁，共58頁，2022年，5月20日，16點6分，星期二一般情況下，一個存儲器系統(tǒng)由存儲體、地址譯碼電路、控制電路等組成 存儲器的基本組成典型RAM結構示意圖 第9頁，共58頁，2022年，5月20日，16點6分，星期二1）存儲體存儲器的基本組成存儲體是存儲器系統(tǒng)的主體，存儲體由基本存儲單元組成。一個基本存儲單元可以保存一位二進制信息存儲體的容量，一般用MN來表示M通常指存儲單元的個數(shù)，M的大小決定了地址線的條數(shù)LN表示每一個存儲單元所能保存的二進制位數(shù)，通常決定了存儲器數(shù)據(jù)線的位數(shù)。第10頁，共58頁，2022年，5月20日，16點6分，星期二地址譯碼器的作用就是用來接收 C

6、PU 送來的地址信號并對它進行譯碼，選擇與此地址碼相對應的存儲單元，以便對該單元進行讀寫操作。2）地址譯碼器存儲器地址譯碼有兩種方式，通常稱為單譯碼與雙譯碼。單譯碼方式又稱字結構，適用于小容量存儲器。在雙譯碼結構中，將地址譯碼器分成兩部分，即行譯碼器 (又叫 X 譯碼器) 和列譯碼器 (又叫 Y 譯碼器) 。X譯碼器輸出行地址選擇信號，Y譯碼器輸出列地址選擇信號。行列選擇線交叉處即為所選中的內(nèi)存單元，這種方式的特點是譯碼輸出線較少。 主要用于選中存儲器芯片，執(zhí)行讀寫操作。 片選信號用以實現(xiàn)芯片的選擇。對于一個芯片來講，只有當片選信號有效時，才能對其進行讀/寫操作。片選信號一般由地址譯碼器的輸出

7、及一些控制信號來形成，而讀/寫控制電路則用來控制對芯片的讀/寫操作。 3）控制電路第11頁，共58頁，2022年，5月20日，16點6分，星期二存儲器的主要技術指標存儲器的類型不同，其性能指標也不相同，在構成微機系統(tǒng)時需要全面考慮。通常衡量一個存儲器的性能指標主要有存儲容量、存取時間、可靠性、集成度和功耗等。 存儲容量 存儲器的容量指的是存儲器所能容納的最大字節(jié)數(shù)，存儲器容量越大，存儲的信息量也就越大，計算機運行的速度也就越快。不同的存儲器芯片，其容量不一樣。通常用多少個存儲單元，每個存儲單元存儲多少位來表示。例如，靜態(tài)RAM6264的容量為8KB8bit。常用的計量存儲空間的單位有GB、KB

8、、MB。 存取周期 存儲器的存取周期是指從接收到地址，到實現(xiàn)一次完整的讀出和寫入數(shù)據(jù)的時間稱為存取周期，是存儲器進行連續(xù)讀和寫操作所允許的最短時間間隔。在一般情況下，存取周期越短，計算機運行的速度才能越快。半導體雙極型存儲器的存取周期一般為幾至幾百納秒，MOS型存儲器的存取周期一般為十幾至幾百納秒，例如常用的HM62256（32 K8）的存取周期為120ns200 ns。第12頁，共58頁，2022年，5月20日，16點6分，星期二集成度存儲器芯片的集成度越高，構成相同容量的存儲器的芯片數(shù)就越少。半導體存儲器的集成度常以“位片”表示，也可以用“字節(jié)片”表示MOS型存儲器的集成度高于雙極型存儲器

9、，動態(tài)存儲器的集成度高于靜態(tài)存儲器。 可靠度通常采用平均故障間隔時間（MTBF）來表示，目前所用的半導體存儲器芯片的平均故障間隔時間（MTBF）大概是（51061108）小時左右。 使用功耗低的存儲器芯片構成存儲器系統(tǒng)，不僅可以減少對電源容量的要求，而且還可以提高存貯系統(tǒng)的可靠性。功耗半導體存儲器屬于大規(guī)模集成電路，集成度高，體積小，但是散熱不容易，因此在保證速度的前提下應盡量減小功耗。一般而言，MOS型存儲器的功耗小于相同容量的雙極型存儲器。 存儲器的主要技術指標第13頁，共58頁，2022年，5月20日，16點6分，星期二 6.2常用存儲器存儲器FlashRAMROM第14頁，共58頁，2

10、022年，5月20日，16點6分，星期二1、靜態(tài)隨機存儲器（SRAM） 6.2.1 RAM隨機存儲器靜態(tài)RAM的存儲元由雙穩(wěn)電路構成，存儲信息穩(wěn)定。由于靜態(tài)RAM的基本存儲電路中管子數(shù)目較多，故集成度較低。 右圖是一個6管結構的靜態(tài)存儲器的存儲單元電路。工作原理 第15頁，共58頁，2022年，5月20日，16點6分，星期二圖中，Q1和Q3、Q2和Q4分別組成1個反相器，它們的輸入、輸出交叉耦合組成1位觸發(fā)器，用于記錄1位二進制信息。當Q1導通時，Q2一定截止，這時，觸發(fā)器的輸出端為低電平，表示存儲1信號；反之，Q1截止時，Q2導通，觸發(fā)器輸出高電平，表示存儲0信號。Q5和Q6用于完成對該存儲

11、元的讀寫操作，位線1、2用來傳遞讀寫數(shù)據(jù)信號，字線用來提供將觸發(fā)器與位線連通或斷開的控制信號。第16頁，共58頁，2022年，5月20日，16點6分，星期二2、動態(tài)隨機存儲器（DRAM）動態(tài)RAM有4管動態(tài)RAM，3管動態(tài)RAM和單管動態(tài)RAM。圖6.5是單管DRAM的存儲單元的線路。它由一個晶體管和一個電容組成。 為了節(jié)省面積，單管存儲器電荷的電容不可能做得很大，一般比數(shù)據(jù)線上的分布電容Cd小，因此每次讀出后，存儲內(nèi)容就被破壞，必須采取刷新技術恢復原來的信息。 第17頁，共58頁，2022年，5月20日，16點6分，星期二DRAM需要不斷的刷新，才能保存數(shù)據(jù)，SRAM則不需要刷新電路。DRA

12、M使用簡單的單管單元作為存儲單元，因此，每片存儲容量大，約是SRAM的4倍。DRAM的行列地址通常是復用的，所以其引腳數(shù)比SRAM要少很多，封裝尺寸也比較小。DRAM的價格比較便宜，大約只有SRAM 的1/4，由于使用動態(tài)元件，DRAM功耗也只有SRAM的1/6。因此，DRAM得到了廣泛的使用，它的存取速度和存儲容量正在不斷地改進提高。 SRAM與DRAM比較第18頁，共58頁，2022年，5月20日，16點6分，星期二3、常用SRAM芯片SRAM的型號主要有：2114(1K4位)、6116(2K8位)、6264（8K8）、62256（32K8）等。 Intel 2114 SRAM 采用18引

13、腳封裝，其容量為1K4位，+5V電源。主要引腳有：10根地址線（A9A0），4根數(shù)據(jù)線（I/O4I/O1），寫允許信號和選片信號。第19頁，共58頁，2022年，5月20日，16點6分，星期二Intel 2114 SRAM 其內(nèi)部結構如右圖所示，主要包括存儲矩陣、地址譯碼器、I/O 控制電路、片選及讀/寫控制電路等組成。存儲矩陣是數(shù)據(jù)存儲主體，Intel 2114內(nèi)部共有 4096個存儲電路，排成 6464 的短陣形式。地址譯碼器的輸入為10根線，采用兩級譯碼方式，其中6根用于行譯碼， 4根用于列譯碼。I/O 控制電路分為輸入數(shù)據(jù)控制電路和列I/O電路，用于對信息的輸入輸出進行緩沖和控制。片選

14、及讀/寫控制電路用于實現(xiàn)對芯片的選擇及讀寫控制。 第20頁，共58頁，2022年，5月20日，16點6分，星期二當器件要進行讀操作時，首先輸入要讀出單元的地址碼（A0A9），并使1，如果0，則所選存儲單元內(nèi)容（4位）就會通過三態(tài)輸出緩沖器，送到數(shù)據(jù)輸入輸出引腳（I/O0I/O3）上。當器件要進行寫操作時，在I/O0I/O3端輸入要寫入的數(shù)據(jù)，在A0A9加載地址碼，使控制信號0，0，則會完成一次寫入操作。2114 讀寫操作第21頁，共58頁，2022年，5月20日，16點6分，星期二3、常用DRAM芯片DRAM的型號主要有：2164(64K1位)、4116（16K1）、4464（64K4）等。

15、Intel 2164 DRAM Intel 2164 DRAM 芯片采用16引腳封裝，其容量為64K1位，+5V電源，芯片引腳圖如圖6.8所示。Intel 2164 DRAM 芯片主要引腳有：8根地址線（A7A0）、數(shù)據(jù)輸入線（Din）、數(shù)據(jù)輸出線（Dout）、讀寫允許信號 、行地址選通信號（ ）和列選通信號（ ）。 圖6.8 Intel 2164 引腳圖12345678161514131211VSSNCDOUTA7A6DINWERASA0A1A2VDDA5Intel2164109A4A3CAS第22頁，共58頁，2022年，5月20日，16點6分，星期二2164A的容量為64K1，即6553

16、6個存儲單元，每個單元只有1位數(shù)據(jù)，而通常8位二進制數(shù)表示一個字節(jié)，因此需要8片2164A才能構成64KB的存儲器。若想在2164芯片內(nèi)尋址64K單元，必須用16條地址線，但為了減少地址線引腳數(shù)目，地址線又分為行地址線和列地址線，分時復用，只需8條地址線（A0-A7），利用芯片內(nèi)部的地址寄存器和多路轉換開關，由行地址選通信號 ，把選送來的8位地址送到行地址寄存器，由隨后出現(xiàn)的列地址選通信號 ，把后送來得8位地址送到列地址寄存器。8條行地址線也用于刷新，刷新時一次選中一行，2ms內(nèi)對全部128行刷新一次。 第23頁，共58頁，2022年，5月20日，16點6分，星期二6.2.2 只讀存儲器ROM

17、 掩膜ROM1、主要ROM類型掩膜ROM由芯片制造商在制造時寫入內(nèi)容，以后只能讀而不能寫入。 PROMPROM出廠時，在所有的字線和位線的交叉點處都連接有熔絲，。用戶使用專門的PROM編程器，根據(jù)需要斷開某些單元的熔絲（寫入）。熔絲一旦被燒斷就不能恢復了，因此，PROM是用戶一次性編程的PROM。 EPROMEPROM基本存儲單元由一個管子組成，但與其他電路相比管于內(nèi)多增加了一個浮置柵。如編程序（寫入）時，控制柵接 12V編程序電壓Vpp，源極接地，漏極上加5V電壓。信息存儲在周圍都被氧化層絕緣的浮置柵上，即使掉電，信息仍保存。當EPROM中的內(nèi)容需要改寫時，先將其全部內(nèi)容擦除，然后再編程。擦

18、除是靠紫外線使浮置柵上電荷泄漏而實現(xiàn)的。 第24頁，共58頁，2022年，5月20日，16點6分，星期二EPROM的型號有：2716(2K8位)、2732(4K8位)、2764(8K8位)、27128(16K8位)、27256(32K8位)、27512(64K8位)、27010(128K8位)、27080(1024K8位)等。Intel 2716 EPROM芯片的容量為2K8位，采用雙列直插是24引腳封裝。其引腳如圖6.9所示。Intel 2716 EPROM芯片的主要信號有：地址信號（A10A0）、片選信號、數(shù)據(jù)信號（O7O0）、待機/編程信號（PD/PGM）。 第25頁，共58頁，2022

19、年，5月20日，16點6分，星期二E2PROM的編程序原理與EPROM相同，但擦除原理完全不同，一般可以進行10萬次的重復改寫。 E2PROM的主要產(chǎn)品有高壓編程的2816、2817，低壓編程的2817A、2816A和2864A、28512以及1M位以上的28010、28040等等。（4）E2PROM 第26頁，共58頁，2022年，5月20日，16點6分，星期二Intel 2816是2K8的E2PROM芯片，有24條引腳，單一+5V電源，其引腳和邏輯符號如圖6.10所示。Intel 2816 E2PROM芯片的主要信號有：地址信號（A10A0）、寫允許信號、片選信號、輸出允許信號、數(shù)據(jù)輸入輸

20、出信號（I/O7I/O0）。第27頁，共58頁，2022年，5月20日，16點6分，星期二快擦除讀寫存儲器（FLASH Memory）是在 EPROM與 EEPROM基礎上發(fā)展起來的，它與EPROM一樣，用單管來存儲一位信息，每次進行擦除時，要擦除整個區(qū)或整個器件，不提供字節(jié)級的擦除。速度比EPROM快的多?？觳脸x寫存儲器兼有ROM和RAM兩者的性能，又有DRAM一樣的高密度。目前價格已低于DRAM，芯片容量已接近于DRAM，是唯一具有大存儲量、非易失性、低價格、可在線改寫和高速度（讀）等特性的存儲器。（5) FLASH Memory 第28頁，共58頁，2022年，5月20日，16點6分，

21、星期二第29頁，共58頁，2022年，5月20日，16點6分，星期二 6.3 存儲器擴展技術存儲器擴展字擴展位擴展字位擴展第30頁，共58頁，2022年，5月20日，16點6分，星期二位擴展是指存儲芯片的字(單元)數(shù)滿足要求而位數(shù)不夠，需要對每個存儲單元的位數(shù)進行擴展。擴展的方法是將每片的地址線、控制線并聯(lián)，數(shù)據(jù)線分別引出。其位擴展特點是存儲器的單元數(shù)不變，位數(shù)增加。 6.3.1 存儲器位擴展 位擴展可以采用以下方法：各芯片的數(shù)據(jù)線分別接到數(shù)據(jù)總線的各位上；各芯片的地址線并接在一起，連到相應的地址總線各位；各芯片的控制線并接在一起，連到相應的控制線上。第31頁，共58頁，2022年，5月20日

22、，16點6分，星期二圖6.11所示的位擴展方式是用2個16K4位芯片組成16K8位的存儲器，存儲器字長為8位。每個芯片字長位4位，每片有14條地址線引出端，4條數(shù)據(jù)線引出端。 第32頁，共58頁，2022年，5月20日，16點6分，星期二字擴展是指存儲芯片的位數(shù)滿足要求而字(單元)數(shù)不夠，需要對存儲單元數(shù)進行擴展。擴展的原則是將每個芯片的地址線、數(shù)據(jù)線、控制線并聯(lián)，僅片選端分別引出，以實現(xiàn)每個芯片占據(jù)不同的地址范圍。由于存儲單元的個數(shù)取決于地址線，而與數(shù)據(jù)線無關，因此字擴展實際上就是地址線的擴展。6.3.2 存儲器字擴展 字擴展可以采用以下方法：將各存儲芯片片內(nèi)地址線、數(shù)據(jù)線、讀/寫控制線并聯(lián)

23、，接到相應的總線上；將地址線多出的高位送地址譯碼器產(chǎn)生片選信號，接各存儲芯片的 (CS )端，以選擇芯片。第33頁，共58頁，2022年，5月20日，16點6分，星期二圖6.12所示的字擴展存儲器是用4個16K8位芯片組成64K8位存儲器。數(shù)據(jù)線D0D7與各片的數(shù)據(jù)端相連，地址總線地位地址A0A13與各芯片的地址線相連，而兩位高地址A14、A15經(jīng)過譯碼器和4個片選端相連。第34頁，共58頁，2022年，5月20日，16點6分，星期二6.3.3 存儲器位字擴展 字位同時擴展是指存儲芯片的位數(shù)和字數(shù)都不滿足要求，需要對位數(shù)和字數(shù)同時進行擴展。擴展的方法是先進行位擴展，即組成一個滿足位數(shù)要求的存儲

24、芯片組，再用這個芯片組進行字擴展，以構成一個既滿足位數(shù)又滿足字數(shù)的存儲器。實際上就是將前面的位擴展和字擴展結合起來組成一個存儲器模塊。擴展存儲器所需存儲芯片的數(shù)量計算：若用一個容量為mKn位的存儲芯片構成容量為MKN位（假設Mm，Nn，即需字位同時擴展）的存儲器，則這個存儲器所需要的存儲芯片數(shù)為 (Mm)(Nn)。第35頁，共58頁，2022年，5月20日，16點6分，星期二 6.4 存儲器與CPU的連接 6.4.3 存儲器連接舉例 6.4.2 常用譯碼電路 6.4.1 存儲器與CPU連接時問題 存儲器與CPU的連接實際上就是與三總線中相關信號的連接。包括控制總線連接、數(shù)據(jù)總線連接和地址總線連

25、接。數(shù)據(jù)總線連接是將CPU數(shù)據(jù)總線與存儲器數(shù)據(jù)線的連接問題，對于不同型號的CPU，數(shù)據(jù)總線的數(shù)目不一定相同，需要特別注意。 地址總線的連接需要考慮片選問題。 、 第36頁，共58頁，2022年，5月20日，16點6分，星期二CPU總線的負載能力CPU總線的負載能力是有限制的，一般情況下，CPU總線的直流負載能力可帶動一個標準的TTL門。當采用MOS存儲器是，由于直流負載很小，主要的負載是電容負載，故在小型系統(tǒng)中，CPU可以直接與存儲器相連。但對于較大的系統(tǒng)，當CPU的總線不能直接帶動是有存儲器芯片時，需要加上緩沖器或驅動器，以提高總線的負載能力。6.4.1 存儲器與CPU連接時問題 第37頁，

26、共58頁，2022年，5月20日，16點6分，星期二CPU的時序與存儲器的存取速度之間的配合CPU與存儲器之間的時序配合問題是整個計算機系統(tǒng)可靠、高效地工作的關鍵。CPU訪問存儲器是有固定時序的，由此確定了對存儲器存取速度的要求。CPU在取指令和進行讀出操作時，都是在相應的時序控制下進行的，如讀周期和寫周期，已根據(jù)時鐘頻率和機器運算速度確定好范圍。在選用存儲器時，它的最大存取時間要小于CPU安排的讀寫周期。否則，要使CPU插入等待周期，才能保證讀寫數(shù)據(jù)的可靠傳送。第38頁，共58頁，2022年，5月20日，16點6分，星期二存儲器芯片的選片問題 存儲器芯片的選用不僅和存儲器結構相關，而且和存儲

27、器接口設計直接相關。采用不同類型、型號的芯片構造存儲器，其接口的方法和復雜度不同。芯片類型的選用 通常在微型機的主存通常由RAM和ROM兩類構成。其中，對RAM芯片類型的選擇又與容量要求有關，當容量要求不太大（如64K字節(jié)以內(nèi)）時用靜態(tài)RAM組成較好，因為靜態(tài)RAM狀態(tài)穩(wěn)定，不需要動態(tài)刷新，接口簡單。相反，當容量要求很大時適用于動態(tài)RAM組成，因為，動態(tài)RAM比靜態(tài)RAM集成度高、功耗小、價格低。對ROM芯片的選擇一般從靈活性考慮選用EPROM、EEPROM的較多。第39頁，共58頁，2022年，5月20日，16點6分，星期二芯片型號的選用芯片類型確定之后，在進行具體芯片型號選擇時，一般考慮存

28、取速度、存儲容量、結構和價格等因素。一般在滿足存儲系統(tǒng)總容量的前提下，應盡可能選用集成度高、存儲容量大的芯片。這樣不僅可降低成本，而且有利于減輕系統(tǒng)負載、縮小存儲模塊的集合尺寸。總線上芯片接的很多時，不但系統(tǒng)中要加接更多的總線驅動器，而且可能由于負載電容變得很大而使信號產(chǎn)生畸變。第40頁，共58頁，2022年，5月20日，16點6分，星期二6.4.2 常用譯碼電路片選控制譯碼電路對高位地址進行譯碼后產(chǎn)生存儲芯片的片選信號；片內(nèi)地址譯碼電路對低位地址譯碼實現(xiàn)片內(nèi)存儲單元的尋址。接口電路中主要完成片選控制譯碼以及低位地址總線的連接。 第41頁，共58頁，2022年，5月20日，16點6分，星期二片

29、選控制譯碼的方法有:線選法、全譯碼法、部分譯碼法和混合譯碼法等。（1）片選控制譯碼方法 線選法所謂線選法就是直接將某高位地址線與某存儲芯片片選端連接，每一根地址線選通一塊芯片。這種方法的特定是簡單明了，且不需要另外增加電路。但存儲芯片的地址范圍有重疊，且對存儲空間的使用是斷續(xù)的，不能充分有效地利用存儲空間。第42頁，共58頁，2022年，5月20日，16點6分，星期二例，假定某計算機的存儲容量為4KB，而CPU尋址空間位64KB（即地址總線為16位），所用芯片容量為1KB（即片內(nèi)地址為10位）。那么，可用線選法從高6位地址中任選4位作為4塊存儲芯片的片選控制信號。圖6.13所示位選用A10A1

30、3作為片選控制的結構示意圖。 第43頁，共58頁，2022年，5月20日，16點6分，星期二全譯碼法 全譯碼法除了將低位地址總線直接與各芯片的地址線相連之外，其余高位地址線全部經(jīng)譯碼后作為各芯片的片選信號。譯碼電路可以使用現(xiàn)有的譯碼器芯片。常用的譯碼芯片有：74LS139（雙2-4譯碼器）和74LS138（3-8譯碼器）等。 主要有兩種情況采用全譯碼方法，當實際使用的存儲空間與CPU可訪問的最大存儲空間相同，或者實際使用的存儲空間小于CPU可訪問的最大存儲空間，而對實際空間的地址范圍有嚴格的要求時，一般采用全譯碼方法。如果存儲器容量小于可尋址的存儲空間時，可從譯碼器輸出線中選出連續(xù)的幾根作為片

31、選控制，多余的令其空閑，以備擴充。第44頁，共58頁，2022年，5月20日，16點6分，星期二例，CPU地址總線為16位，存儲芯片容量為8KB。采用全譯碼方式尋址64KB容量存儲器的結構示意圖如圖6.13所示?？梢?，全譯碼法可以提供對全部存儲空間的尋址能力。當存儲器容量小于可尋址的存儲空間時，可從譯碼器輸出線中選出聯(lián)系的幾根作為片選控制，多余的令其空閑，以便需要時擴充。顯然，采用全譯碼法時，存儲器的地址是連續(xù)且唯一確定的，無地址間斷和地址重疊現(xiàn)象。第45頁，共58頁，2022年，5月20日，16點6分，星期二當實際使用的存儲空間比CPU可訪問的最大存儲空間小，而且對其他地址范圍沒有嚴格要求的

32、情況下可采用部分譯碼方式。部分譯碼法是將高位地址線中的一部分進行譯碼，產(chǎn)生片選信號。部分譯碼法 混合譯碼法混合譯碼法是將線選法與部分譯碼法相結合的一種方法。該方法將用于片選控制的高位地址分為兩組，其中一組的地址采用部分譯碼法，經(jīng)譯碼后的每一個輸出作為一塊芯片的片選信號；另一組地址則采用線選法，每一位地址線作為一塊芯片的片選信號。第46頁，共58頁，2022年，5月20日，16點6分，星期二例6.1 設某微機系統(tǒng)地址總線為16位，實際存儲器容量為16KB，ROM區(qū)和RAM區(qū)各占8KB。其中，ROM區(qū)采用容量為2KB的EPROM芯片，RAM區(qū)采用容量為1KB的SRAM芯片，試設計該存儲器的地址譯碼

33、電路。 （2）地址譯碼電路舉例【分析】系統(tǒng)的尋址空間最大為216=64KB，大于本系統(tǒng)設計的存儲容量，本系統(tǒng)設計的存儲區(qū)域為可尋址的存儲空間的一部分，假定系統(tǒng)占用最低位的16KB存儲空間，并且，ROM區(qū)占用0000H1FFFH，RAM區(qū)占用2000H3FFFH。第47頁，共58頁，2022年，5月20日，16點6分，星期二對于ROM區(qū)，單芯片容量為2KB，需要使用11位地址線作為片內(nèi)尋址，而RAM單芯片容量為1KB，需要10根地址線作為片內(nèi)尋址。對這類譯碼問題的解決方法是分兩次譯碼，先按芯片容量大的進行一次譯碼，將一部分輸出作為大容量芯片的片選信號，另外一部分輸出則與其它相關地址一起進行二次譯碼，產(chǎn)生小容量芯片的片選信號。本例中，先進行一次譯碼產(chǎn)生用于區(qū)分8個2KB的信號，將其中4個輸出作為EPROM的片選信號。另外4個輸出則與之相關的一位地址一起進行二次譯碼，產(chǎn)生8片SRAM的片選信號。據(jù)此，可得到相應的地址分配表 第48頁，共58頁，2022年，5月20日，1