基于fpga的出租車計(jì)價(jià)系統(tǒng)畢業(yè)設(shè)計(jì)答辯

1、基于FPGA的出租車計(jì)價(jià)系統(tǒng) 目錄1 工程簡(jiǎn)介2 我的工作3 成果與總結(jié)1 1.1 課題簡(jiǎn)介 本次設(shè)計(jì)為一個(gè)出租車計(jì)價(jià)系統(tǒng)，隨著城市旅游業(yè)的開展，出租車行業(yè)已成為城市的窗口，象征著一個(gè)城市的文明程度。所以出租車計(jì)價(jià)系統(tǒng)的設(shè)計(jì)意義非凡，具有非常高的實(shí)用價(jià)值，本系統(tǒng)設(shè)計(jì)采用了自頂向下的設(shè)計(jì)思想，使用一片F(xiàn)PGA芯片作為系統(tǒng)的主控芯片，使用VHDL作為硬件描述語(yǔ)言進(jìn)行編程，并且通過(guò)軟件Quartus II9.0進(jìn)行編譯及仿真。11.2 根本設(shè)計(jì)要求本文擬設(shè)計(jì)一個(gè)出租車計(jì)費(fèi)系統(tǒng)。其功能要求如下：計(jì)費(fèi)標(biāo)準(zhǔn)為起步3元，車行3公里后為1.4元/公里，當(dāng)計(jì)費(fèi)到達(dá)20元后，每公里加收50%的車費(fèi)，車停止每3分鐘

2、增加0.7元。 11.3 根本流程(1) 總體方案：把設(shè)計(jì)的方案進(jìn)行代碼設(shè)計(jì)，用任何文本編輯器都可以進(jìn)行保存，也可以用專用的VHDL編輯環(huán)境。通常VHDL文件保存為.vhd文件。(2) 代碼驗(yàn)證：用QuartusII 對(duì)代碼進(jìn)行編譯，檢驗(yàn)其正確性。(3) 時(shí)序仿真： 用仿真軟件驗(yàn)證電路的時(shí)序。檢驗(yàn)其邏輯是否符合設(shè)計(jì)要求。62.1 系統(tǒng)框圖 2Speed模塊Time模塊Kilometers模塊Kmmoney模塊總費(fèi)用總里程ResetSpStart7 系統(tǒng)主要分為四大模塊：速度模塊，計(jì)程模塊，計(jì)時(shí)模塊，計(jì)費(fèi)模塊。 當(dāng)開始計(jì)費(fèi)信號(hào)信號(hào)有效時(shí)，計(jì)費(fèi)器開始計(jì)費(fèi)，根據(jù)出租車行駛的速度的取值計(jì)算所用花費(fèi)和行

3、駛里程；當(dāng)停止計(jì)費(fèi)信號(hào)有效時(shí)，計(jì)費(fèi)器停止工作。讓里程的檔與檔之間變換的時(shí)刻產(chǎn)生脈沖，讓等待時(shí)間每滿3分鐘產(chǎn)生一個(gè)脈沖，計(jì)價(jià)block的輸入端為脈沖，每來(lái)一個(gè)脈沖，輸出價(jià)格狀態(tài)變一次，可實(shí)現(xiàn)設(shè)計(jì)。28 2.2 系統(tǒng)原理圖22 系統(tǒng)頂層電路的設(shè)計(jì)既可以采用原理圖的輸入法，也可以使用文本VHDL語(yǔ)言程序輸入法。 由各個(gè)模塊電路元件連接而成的系統(tǒng)電路圖如上圖，clk為時(shí)鐘周期信號(hào)， start/stop是啟動(dòng)停止按鍵電路，reset為自動(dòng)清零電路。33.1 系統(tǒng)仿真33.2 總結(jié) 在Quartus 中對(duì)系統(tǒng)進(jìn)行仿真，得出如上仿真波形圖。由圖中可以看出，當(dāng)復(fù)位信號(hào)reset為高電平時(shí)，系統(tǒng)所有存放器、計(jì)數(shù)器都清零；當(dāng)開始計(jì)費(fèi)信號(hào)start信號(hào)有效時(shí)，計(jì)費(fèi)器開始計(jì)費(fèi)，根據(jù)出租車行駛的速度sp的取值計(jì)算所用花費(fèi)和行駛里程；當(dāng)停止計(jì)費(fèi)信號(hào)有效時(shí)，計(jì)費(fèi)器停止工