(完整word)《數(shù)字邏輯》(第二)習(xí)習(xí)題答案

1、(完整word版)數(shù)字邏輯(第二版)習(xí)題答案(完整word版)數(shù)字邏輯(第二版)習(xí)題答案PAGE44(完整word版)數(shù)字邏輯(第二版)習(xí)題答案第 一 章1. 什么是模擬信號(hào)？什么是數(shù)字信號(hào)？試舉出實(shí)例。 模擬信號(hào)指在時(shí)間上和數(shù)值上均作連續(xù)變化的信號(hào)。例如，溫度、壓力、交流電壓等信號(hào)。數(shù)字信號(hào)指信號(hào)的變化在時(shí)間上和數(shù)值上都是斷續(xù)的，階躍式的，或者說(shuō)是離散的，這類(lèi)信號(hào)有時(shí)又稱(chēng)為離散信號(hào)。例如，在數(shù)字系統(tǒng)中的脈沖信號(hào)、開(kāi)關(guān)狀態(tài)等。2. 數(shù)字邏輯電路具有哪些主要特點(diǎn)？數(shù)字邏輯電路具有如下主要特點(diǎn)：電路的基本工作信號(hào)是二值信號(hào)。電路中的半導(dǎo)體器件一般都工作在開(kāi)、關(guān)狀態(tài)。 電路結(jié)構(gòu)簡(jiǎn)單、功耗低、便于集成

2、制造和系列化生產(chǎn)。產(chǎn)品價(jià)格低廉、使用方便、通用性好。 由數(shù)字邏輯電路構(gòu)成的數(shù)字系統(tǒng)工作速度快、精度高、功能強(qiáng)、可靠性好。3. 數(shù)字邏輯電路按功能可分為哪兩種類(lèi)型主要區(qū)別是什么根據(jù)數(shù)字邏輯電路有無(wú)記憶功能，可分為組合邏輯電路和時(shí)序邏輯電路兩類(lèi)。組合邏輯電路： 電路在任意時(shí)刻產(chǎn)生的穩(wěn)定輸出值僅取決于該時(shí)刻電路輸入值的組合，而與電路過(guò)去的輸入值無(wú)關(guān)。組合邏輯電路又可根據(jù)輸出端個(gè)數(shù)的多少進(jìn)一步分為單輸出和多輸出組合邏輯電路。時(shí)序邏輯電路：電路在任意時(shí)刻產(chǎn)生的穩(wěn)定輸出值不僅與該時(shí)刻電路的輸入值有關(guān)，而且與電路過(guò)去的輸入值有關(guān)。時(shí)序邏輯電路又可根據(jù)電路中有無(wú)統(tǒng)一的定時(shí)信號(hào)進(jìn)一步分為同步時(shí)序邏輯電路和異步時(shí)

3、序邏輯電路。4. 最簡(jiǎn)電路是否一定最佳為什么一個(gè)最簡(jiǎn)的方案并不等于一個(gè)最佳的方案。最佳方案應(yīng)滿(mǎn)足全面的性能指標(biāo)和實(shí)際應(yīng)用要求。所以，在求出一個(gè)實(shí)現(xiàn)預(yù)定功能的最簡(jiǎn)電路之后，往往要根據(jù)實(shí)際情況進(jìn)行相應(yīng)調(diào)整。5. 把下列不同進(jìn)制數(shù)寫(xiě)成按權(quán)展開(kāi)形式。(1) 10 (3) 8(2) 2 (4) 16解答（1）10 = 4103510211017100210-1310-2910-3 （2）2= 12412212112-212-4 （3）8 = 38228158078-148-248-3 (4) 16 = 716281615160416-11016-21516-36.將下列二進(jìn)制數(shù)轉(zhuǎn)換成十進(jìn)制數(shù)、八進(jìn)制數(shù)和

4、十六進(jìn)制數(shù)。（1）1110101 (2) (3) 解答（1）（1110101）2 = 126125124122120= 64+32+16+4+1=（117）10 （0 0 1 1 1 0 1 0 1 ）2 （ 1 6 5 ）8 （ 0111 0101 ）2（ 7 5 ）16即：（1110101）2 =（117）10 =（165）8 =（75）16 (2) 2 = 12-112-212-412-6= +=（）10 （01 10 1 0 1 ）2 （0 6 5 ）8 （ 0100 ）2（ 0. D 4 ）16即：（）2 =（）10 =（）8 =（）16 （3） （10111. 01）2 =1241

5、2212112012-2=16+4+2+1+=（23. 25）10（0 1 0 1 1 1. 0 1 0 ）2 （ 2 7 . 2 ）8 （ 0001 0111. 0100 ）2（ 1 7 . 4 ）16即：（）2 =（）10 =（）8 =（）16 7.將下列十進(jìn)制數(shù)轉(zhuǎn)換成二進(jìn)制數(shù)、八進(jìn)制數(shù)和十六進(jìn)制數(shù)(精確到小數(shù)點(diǎn)后4位)。 (1) 29 (2) (3) 解答(1) （29）10 = 24+23+22+20 = (11101)2= ( 011 101 )2 = (35)8 = (0001 1101 )2 = (1D)16(2) 10 2-2+2-6 =2 = ( 001 )2 = )8= (

6、 0100 )2 = 16 （3） （）10 =（）2 =（）8 =（）16即：（）10 =（）2 = 8 = 16 8.如何判斷一個(gè)二進(jìn)制正整數(shù)B=b6b5b4b3b2b1b0能否被(4)10 整除 解答 B = b6 b5 b4 b3 b2 b1 b0 = b6 26+b5 25+b4 24+b323 +b222+ b1 21+b020 =( b6 24+b5 23+b4 22+b321 +b2) 22 + b1 21+b020 可見(jiàn)，只需b1=b0=0即可。9.寫(xiě)出下列各數(shù)的原碼、反碼和補(bǔ)碼。 (1) (2) 10110 解答(1) 由于為正數(shù)，所以有原碼 = 補(bǔ)碼 = 反碼 = （2）

7、由于真值= -10110 為負(fù)數(shù)，所以有原碼 = 1 1 0 1 1 0 （符號(hào)位為1，數(shù)值位與真值相同） 反碼 = 1 0 1 0 0 1 （符號(hào)位為1，數(shù)值位為真值的數(shù)值位按位變反）補(bǔ)碼 = 1 0 1 0 1 0 （符號(hào)位為1，數(shù)值位為真值的數(shù)值位按位變反，末位加1）10.已知N補(bǔ)=，求N原，N反和N。解答 N 反碼 = （補(bǔ)碼的數(shù)值位末位減1） N 原碼 = （反碼的數(shù)值位按位變反）N = （原碼的符號(hào)位1用“-”表示）11.將下列余3碼轉(zhuǎn)換成十進(jìn)制數(shù)和2421碼。 (1) 0 (2) 解答（1）（ 0110 1000 0011）余3碼 =350）10 =（0011 1011 0000

8、）2421(2) ( 0100 余3碼 =10 =(0001 242112. 試用8421碼和格雷碼分別表示下列各數(shù)。 (1) (111110)2 (2) (1100110)2 解答(1) (111110)2 = (62) 10= (0110 0010) 8421= (100001) Gray(2) (1100110)2 = (102) 10 = (0001 0000 0010) 8421 = (1010101) Gray第 二 章1 假定一個(gè)電路中，指示燈F和開(kāi)關(guān)A、B、C的關(guān)系為 F=(A+B)C 試畫(huà)出相應(yīng)電路圖。解答 電路圖如圖1所示。 圖1 2 用邏輯代數(shù)的公理、定理和規(guī)則證明下列表

9、達(dá)式：(1) (2) (3) (4) 解答證明如下 (2) 證明如下 (3) 證明如下 （4）證明如下 3 用真值表驗(yàn)證下列表達(dá)式：(1) (2) 解答 (1) 真值表證明如表1所示。 表1A BA+B0 00010000 10111111 01011111 1000100真值表證明如表2所示。 表2A BABA+B0 01010000 10011111 00011111 10101004 求下列函數(shù)的反函數(shù)和對(duì)偶函數(shù)：(1) (2) (3)(4) 解答 (1) (2) (3) (4) 5 回答下列問(wèn)題：(1) 如果已知X + Y 和 X + Z的邏輯值相同,那么Y 和 Z的邏輯值一定相同。正

10、確嗎為什么(2) 如果已知XY和XZ的邏輯值相同,那么那么Y 和 Z的邏輯值一定相同。正確嗎為什么(3)如果已知X + Y 和 X + Z的邏輯值相同,且XY和XZ的邏輯值相同，那么Y = Z。正確嗎為什么(4) 如果已知X+Y 和 XY的邏輯值相同,那么X 和Y的邏輯值一定相同。正確嗎為什么 解答錯(cuò)誤。因?yàn)楫?dāng)X=1時(shí)，YZ同樣可以使等式X + Y = X + Z成立。錯(cuò)誤。因?yàn)楫?dāng)X=0時(shí)，YZ同樣可以使等式XY = XZ成立。(3) 正確。因?yàn)槿鬥Z，則當(dāng)X=0時(shí)，等式X + Y = X + Z不可能成立；當(dāng)X=1時(shí)，等式XY = XZ不可能成立；僅當(dāng)Y=Z時(shí)，才能使X+Y = X+Z和 X

11、Y = XZ同時(shí)成立。 (4) 正確。 因?yàn)槿鬥Y，則X+Y=1，而 XY=0，等式X + Y = XY 不成立。 用代數(shù)法求出下列邏輯函數(shù)的最簡(jiǎn)“與-或”表達(dá)式。(1) (2) (3) (4) 解答（1）（2） （3） （4） 7 將下列邏輯函數(shù)表示成“最小項(xiàng)之和”形式及“最大項(xiàng)之積”的簡(jiǎn)寫(xiě)形式。(1) (2) 解答（1） （2）8 用卡諾圖化簡(jiǎn)法求出下列邏輯函數(shù)的最簡(jiǎn)“與-或”表達(dá)式和最簡(jiǎn)“或-與”表達(dá)式。(1) (2) (3) 解答（1）函數(shù) 的卡諾圖如圖2所示。AACD000111101011010011111111111110 圖2 (最簡(jiǎn)與-或式) （最簡(jiǎn)或-與式） （2）函數(shù)的卡

12、諾圖如圖3所示。ABABCD000111101011010011111111111110 圖3 F(A,B,C,D) = B + D （既是最簡(jiǎn)與-或式，也是最簡(jiǎn)或-與式） (3)函數(shù) 的卡諾圖如圖4所示。ABABCD0001111010110100111111110 圖4 (最簡(jiǎn)與 - 或式) (最簡(jiǎn)或-與式)9 用卡諾圖判斷函數(shù)F(A，B，C，D)和G(A，B，C，D)有何關(guān)系(1) (2) 解答（1）作出函數(shù)F和G的卡諾圖分別如圖5、圖6所示。0001111010001111011111111CDABABCD0001111010110100111111111000000101111011

13、101010 圖5 圖6 由卡諾圖可知， F和G互為反函數(shù)，即：（2）作出函數(shù)F和G的卡諾圖分別如圖7、圖8所示。ABCD00ABCD00011110101101001111111110ABCD00011110101101001111111110 圖7 圖8 由卡諾圖可知， F和G相等，即： 10 某函數(shù)的卡諾圖如圖9所示 . 圖9(1) 若，當(dāng)a取何值時(shí)能得到最簡(jiǎn)的“與-或”表達(dá)式(2) a和b各取何值時(shí)能得到最簡(jiǎn)的“與-或”表達(dá)式 解答(1)當(dāng)時(shí)，令a=1,b=0能得到最簡(jiǎn)“與-或”表達(dá)式：（3項(xiàng)）(2) 當(dāng)a=1,b=1時(shí)，能得到最簡(jiǎn)的“與-或”表達(dá)式： （3項(xiàng)）11 用列表法化簡(jiǎn)邏輯函

14、數(shù) 解答 或者 第 三 章9. 圖1(a)所示為三態(tài)門(mén)組成的總線(xiàn)換向開(kāi)關(guān)電路，其中，A 、B為信號(hào)輸入端，分別送兩個(gè)頻率不同的信號(hào)；EN為換向控制端，控制電平波形如圖(b)所示 。試畫(huà)出Y1、Y2的波形。 圖1 電路圖及有關(guān)信號(hào)波形 解答圖中， EN=0： Y1 = , Y2 = ； EN=1： Y1 = , Y2 = 。據(jù)此，可做出Y1、Y2的波形圖如圖2所示。 圖 210. 試畫(huà)出實(shí)現(xiàn)如下功能的CMOS電路圖。(1) (2) (3) 解答（1）實(shí)現(xiàn) 的CMOS電路圖如圖3所示。 圖3（2）實(shí)現(xiàn)的CMOS電路圖如圖4所示。 圖4（3）實(shí)現(xiàn)的CMOS電路圖如圖5所示。 圖511. 出下列五種邏

15、輯門(mén)中哪幾種的輸出可以并聯(lián)使用。(1) TTL集電極開(kāi)路門(mén)；(2) 普通具有推拉式輸出的TTL與非門(mén)；(3) TTL三態(tài)輸出門(mén)；(4) 普通CMOS門(mén)；(5) CMOS三態(tài)輸出門(mén)。解答上述五種邏輯門(mén)中，TTL集電極開(kāi)路門(mén)、TTL三態(tài)輸出門(mén)和CMOS三態(tài)輸出門(mén)的輸出可以并聯(lián)使用。 12用與非門(mén)組成的基本R-S觸發(fā)器和用或非門(mén)組成的基本R-S觸發(fā)器在邏輯功能上有什么區(qū)別解答 與非門(mén)組成的基本R-S觸發(fā)器功能為：R=0,S=0，狀態(tài)不定（不允許出現(xiàn)）；R=0,S=1, 置為0狀態(tài)；R=1,S=0, 置為1狀態(tài)；R=1,S=1，狀態(tài)不變 。 或非門(mén)組成的基本R-S觸發(fā)器功能為：R=0,S=0，狀態(tài)不變

16、 ；R=0,S=1, 置為1狀態(tài)；R=1,S=0, 置為0狀態(tài)；R=1,S=1，狀態(tài)不定（不允許出現(xiàn)）。13在圖6(a)所示的D觸發(fā)器電路中，若輸入端D的波形如圖6(b)所示，試畫(huà)出輸出端Q的波形(設(shè)觸發(fā)器初態(tài)為0)。 圖6 電路圖及有關(guān)波形 解答 根據(jù)D觸發(fā)器功能和給定輸入波形，可畫(huà)出輸出端Q的波形如圖7所示。 圖714. 已知輸入信號(hào)A和B的波形如圖8(a)所示，試畫(huà)出圖8 (b)、( c)中兩個(gè)觸發(fā)器Q端的輸出波形，設(shè)觸發(fā)器初態(tài)為0。圖8 信號(hào)波形及電路解答 根據(jù)給定輸入波形和電路圖，可畫(huà)出兩個(gè)觸發(fā)器Q端的輸出波形QD、QT如圖9所示。圖9 輸出波形圖15. 設(shè)圖10 (a)所示電路的初

17、始狀態(tài)Q1 = Q2 = 0，輸入信號(hào)及CP端的波形如圖10(b)所示，試畫(huà)出Q1、Q2的波形圖。 圖10 電路及有關(guān)波形 解答根據(jù)給定輸入波形和電路圖，可畫(huà)出兩個(gè)觸發(fā)器輸出端Q1、Q2的波形如圖11所示。 圖1116 試用T觸發(fā)器和門(mén)電路分別構(gòu)成D觸發(fā)器和J-K觸發(fā)器。解答 (1)采用次態(tài)方程聯(lián)立法，分別寫(xiě)出T觸發(fā)器和D觸發(fā)器的次態(tài)方程如下：T觸發(fā)器的次態(tài)方程： D觸發(fā)器的次態(tài)方程：比較上述兩個(gè)方程可得 ，據(jù)此可畫(huà)出用T觸發(fā)器和一個(gè)異或門(mén)構(gòu)成D觸發(fā)器的電路圖如圖12（a）所示。 采用次態(tài)方程聯(lián)立法，分別寫(xiě)出T觸發(fā)器和JK觸發(fā)器的次態(tài)方程如下：T觸發(fā)器的次態(tài)方程： JK觸發(fā)器的次態(tài)方程：比較上

18、述兩個(gè)方程可得 ，據(jù)此可畫(huà)出用T觸發(fā)器和三個(gè)邏輯門(mén)構(gòu)成JK觸發(fā)器的電路圖如圖12（b）所示。 圖 12 第 四 章1 分析圖1所示的組合邏輯電路，說(shuō)明電路功能，并畫(huà)出其簡(jiǎn)化邏輯電路圖。 圖1 組合邏輯電路 解答 eq oac(,1) 根據(jù)給定邏輯電路圖寫(xiě)出輸出函數(shù)表達(dá)式 eq oac(,2) 用代數(shù)法簡(jiǎn)化輸出函數(shù)表達(dá)式 eq oac(,3) 由簡(jiǎn)化后的輸出函數(shù)表達(dá)式可知，當(dāng)ABC取值相同時(shí)，即為000或111時(shí)，輸出函數(shù)F的值為1，否則F的值為0。故該電路為“一致性電路”。 eq oac(,4) 實(shí)現(xiàn)該電路功能的簡(jiǎn)化電路如圖2所示。 圖22.分析圖3所示的邏輯電路，要求：(1) 指出在哪些輸入

19、取值下，輸出F的值為1。(2) 改用異或門(mén)實(shí)現(xiàn)該電路的邏輯功能。 圖3 組合邏輯電路 解答分析給定邏輯電路，可求出輸出函數(shù)最簡(jiǎn)表達(dá)式為 eq oac(,1) 當(dāng)ABC取值000、011、101、110時(shí)，輸出函數(shù)F的值為1； eq oac(,2) 用異或門(mén)實(shí)現(xiàn)該電路功能的邏輯電路圖如圖4所示。 圖43析圖5所示組合邏輯電路，列出真值表，并說(shuō)明該電路的邏輯功能。 = 1= 1= 1= 1AWBCDXYZ. 圖5 組合邏輯電路 解答 = 1 * GB3 寫(xiě)出電路輸出函數(shù)表達(dá)式如下： eq oac(,2) 列出真值表如表1所示: 表1ABCDWXYZABCDWXYZ00000001001000110

20、100010101100111000000010011001001100111010101001000100110101011110011011110111111001101111111101010101110011000 eq oac(,3) 由真值表可知，該電路的功能是將四位二進(jìn)制碼轉(zhuǎn)換成Gray碼。4設(shè)計(jì)一個(gè)組合電路，該電路輸入端接收兩個(gè)2位二進(jìn)制數(shù)A=A2A1,B=B2B1。當(dāng)AB時(shí)，輸出Z=1，否則Z=0。 解答 eq oac(,1) 根據(jù)比較兩數(shù)大小的法則，可寫(xiě)出輸出函數(shù)表達(dá)式為 eq oac(,2)根據(jù)所得輸出函數(shù)表達(dá)式，可畫(huà)出邏輯電路圖如圖6所示。 圖65設(shè)計(jì)一個(gè)代碼轉(zhuǎn)換電路，

21、將1位十進(jìn)制數(shù)的余3碼轉(zhuǎn)換成2421碼 解答 eq oac(,1) 設(shè)1位十進(jìn)制數(shù)的余3碼為ABCD,相應(yīng)2421碼為WXYZ,根據(jù)余3碼和2421碼的編碼法則，可作出真值表如表2所示。 表 2ABCDWXYZABCDWXYZ00000001001000110100010101100111dddddddddddd000000010010001101001000100110101011110011011110111110111100110111101111dddddddddddd eq oac(,2) 由真值表可寫(xiě)出輸出函數(shù)表達(dá)式為 化簡(jiǎn)后可得： eq oac(,3) 邏輯電路圖如圖7所示。 圖

22、76假定X=AB代表一個(gè)2位二進(jìn)制數(shù)，試設(shè)計(jì)滿(mǎn)足如下要求的邏輯電路：(1) Y=X2 (2) Y=X3(Y也用二進(jìn)制數(shù)表示。) 解答 eq oac(,1) 假定AB表示一個(gè)兩位二進(jìn)制數(shù)，設(shè)計(jì)一個(gè)兩位二進(jìn)制數(shù)平方器。由題意可知，電路輸入、輸出均為二進(jìn)制數(shù)，輸出二進(jìn)制數(shù)的值是輸入二進(jìn)制數(shù)AB的平方。由于兩位二進(jìn)制數(shù)能表示的最大十進(jìn)制數(shù)為3，3的平方等于9，表示十進(jìn)制數(shù)9需要4位二進(jìn)制數(shù)，所以該電路應(yīng)有4個(gè)輸出。假定用WXYZ表示輸出的4位二進(jìn)制數(shù)，根據(jù)電路輸入、輸出取值關(guān)系可列出真值表如表3所示。 表3A BW X Y Z0 00 11 01 10 0 0 00 0 0 10 1 0 01 0 0

23、 1由真值表可寫(xiě)出電路的輸出函數(shù)表達(dá)式為根據(jù)所得輸出函數(shù)表達(dá)式，可畫(huà)出用與非門(mén)實(shí)現(xiàn)給定功能的邏輯電路圖如圖8所示。 圖8 eq oac(,1) 假定AB表示一個(gè)兩位二進(jìn)制數(shù)，設(shè)計(jì)一個(gè)兩位二進(jìn)制數(shù)立方器。由題意可知，電路輸入、輸出均為二進(jìn)制數(shù)，輸出二進(jìn)制數(shù)的值是輸入二進(jìn)制數(shù)AB的立方。由于兩位二進(jìn)制數(shù)能表示的最大十進(jìn)制數(shù)為3，3的立方等于27，表示十進(jìn)制數(shù)27需要5位二進(jìn)制數(shù)，所以該電路應(yīng)有5個(gè)輸出。假定用TWXYZ表示輸出的5位二進(jìn)制數(shù)，根據(jù)電路輸入、輸出取值關(guān)系可列出真值表如表4所示。 表4A BT W X Y Z0 00 11 01 10 0 0 0 00 0 0 0 10 1 0 0 0

24、1 1 0 1 1由真值表可寫(xiě)出電路的輸出函數(shù)表達(dá)式為根據(jù)所得輸出函數(shù)表達(dá)式，可畫(huà)出用與非門(mén)實(shí)現(xiàn)給定功能的邏輯電路圖如圖9所示。 圖97用與非門(mén)設(shè)計(jì)一個(gè)組合電路，該電路輸入為1位十進(jìn)制數(shù)的2421碼，當(dāng)輸入的數(shù)字為素?cái)?shù)時(shí)，輸出F為1，否則F為0。 解答 eq oac(,1) 設(shè)一位十進(jìn)制數(shù)的2421碼用ABCD表示，由題意可知，當(dāng)ABCD表示的十進(jìn)制數(shù)字為2、3、5、7時(shí)，輸出F為1，否則為0。據(jù)此，可寫(xiě)出輸出函數(shù)表達(dá)式為F(A,B,C,D)=m(2,3,11,13)+d(510)經(jīng)化簡(jiǎn)變換后，可得到最簡(jiǎn)與非表達(dá)式為 eq oac(,2) 邏輯電路圖如圖10所示。 圖108設(shè)計(jì)一個(gè)“四舍五入”

25、電路。該電路輸入為1位十進(jìn)制數(shù)的8421碼，當(dāng)其值大于或等于5時(shí)，輸出F的值為1，否則F的值為0解答 eq oac(,1) 根據(jù)題意，可列出真值表如表5所示。 表5A B C DF0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 1 1 10000011111dd eq oac(,2) 由真值表可寫(xiě)出輸出函數(shù)表達(dá)式為 F(A,B,C,D)=m(59)+d(1015) 經(jīng)化簡(jiǎn)變換后，可得到最簡(jiǎn)與非表達(dá)式為 eq oac(,3) 邏輯電路圖如圖11所示。 圖119設(shè)計(jì)一個(gè)檢測(cè)電路，檢測(cè)4位二

26、進(jìn)制碼中1的個(gè)數(shù)是否為偶數(shù)。若為偶數(shù)個(gè)1， 則輸出為1，否則輸出為0。 解答 eq oac(,1) 假定采用異或門(mén)實(shí)現(xiàn)給定功能，設(shè)輸入的四位代碼用B4B3BB1表示，輸出函數(shù)用F表示，根據(jù)題意和異或運(yùn)算的規(guī)則，可直接寫(xiě)出輸出函數(shù)表達(dá)式為 eq oac(,2) 邏輯電路圖如圖12所示。 圖1210設(shè)計(jì)一個(gè)加/減法器，該電路在M控制下進(jìn)行加、減運(yùn)算。當(dāng)M=0時(shí)，實(shí)現(xiàn)全加器功能；當(dāng)M=1時(shí)，實(shí)現(xiàn)全減器功能。 解答 eq oac(,1) 設(shè)： A被加數(shù)/被減數(shù) B加數(shù)/減數(shù) C來(lái)自低位的進(jìn)位輸入 /來(lái)自低位的借位輸入 F本位“和”/本位“差” G向高位的“進(jìn)位” /向高位的“進(jìn)位” 根據(jù)題意，可列出真

27、值表如表6所示。 M ABCF GM ABCF G0 0000 0010 0100 0110 1000 1010 1100 1110 01 01 00 11 00 10 11 11 0001 0011 0101 0111 1001 1011 1101 1110 01 11 10 11 00 00 01 1 eq oac(,2) 由真值表可寫(xiě)出輸出函數(shù)表達(dá)式：M=0: F( A，B，C) = m(1,2,4,7)G ( A，B，C) = m(3,5,6,7) M=1: F( A，B，C) = m(1,2,4,7) G ( A，B，C) = m(1,2,3,7)經(jīng)化簡(jiǎn)變換后，可得函數(shù)表達(dá)式如下：

28、eq oac(,3) 根據(jù)邏輯表達(dá)式，可作出邏輯電路圖如圖13所示。 圖 1311在輸入不提供反變量的情況下，用與非門(mén)組成電路實(shí)現(xiàn)下列函數(shù)：(1) (2) 解答 eq oac(,1) 變換如下：邏輯電路圖如圖14所示。 圖14 eq oac(,2) 變換如下： 邏輯電路圖如圖15所示。 圖1512下列函數(shù)描述的電路是否可能發(fā)生競(jìng)爭(zhēng)競(jìng)爭(zhēng)結(jié)果是否會(huì)產(chǎn)生險(xiǎn)象在什么情況下產(chǎn)生險(xiǎn)象若產(chǎn)生險(xiǎn)象，試用增加冗余項(xiàng)的方法消除。(1) (2) (3) 解答 eq oac(,1) 因?yàn)檫壿嫳磉_(dá)式 中沒(méi)有以互補(bǔ)形式出現(xiàn)的邏輯變量，故不會(huì)發(fā)生競(jìng)爭(zhēng)。 eq oac(,2) 因?yàn)檫壿嫳磉_(dá)式中有邏輯變量A以互補(bǔ)形式出現(xiàn)，故會(huì)

29、發(fā)生競(jìng)爭(zhēng)。但由于不論BCD取何值，表達(dá)式都不會(huì)變成 或者的形式，所以不會(huì)產(chǎn)生險(xiǎn)象。 eq oac(,3) 因?yàn)檫壿嫳磉_(dá)式中有邏輯變量A以互補(bǔ)形式出現(xiàn)，故會(huì)發(fā)生競(jìng)爭(zhēng)。由于BC=11時(shí)，表達(dá)式會(huì)變成的形式，所以BC=11時(shí)會(huì)產(chǎn)生險(xiǎn)象。增加冗余項(xiàng)后的表達(dá)式: 習(xí) 題 五 1. 簡(jiǎn)述時(shí)序邏輯電路與組合邏輯電路的主要區(qū)別。 解答組合邏輯電路:若邏輯電路在任何時(shí)刻產(chǎn)生的穩(wěn)定輸出值僅僅取決于該時(shí)刻各輸入值的組合，而與過(guò)去的輸入值無(wú)關(guān)，則稱(chēng)為組合邏輯電路。組合電路具有如下特征： 由邏輯門(mén)電路組成，不包含任何記憶元件； 信號(hào)是單向傳輸?shù)?，不存在任何反饋回路。時(shí)序邏輯電路:若邏輯電路在任何時(shí)刻產(chǎn)生的穩(wěn)定輸出信號(hào)不

30、僅與電路該時(shí)刻的輸入信號(hào)有關(guān)，還與電路過(guò)去的輸入信號(hào)有關(guān)，則稱(chēng)為時(shí)序邏輯電路。時(shí)序邏輯電路具有如下特征： eq oac(,1) 電路由組合電路和存儲(chǔ)電路組成，具有對(duì)過(guò)去輸入進(jìn)行記憶的功能； eq oac(,2) 電路中包含反饋回路，通過(guò)反饋使電路功能與“時(shí)序”相關(guān)； eq oac(,3) 電路的輸出由電路當(dāng)時(shí)的輸入和狀態(tài)(過(guò)去的輸入)共同決定。2. 作出與表1所示狀態(tài)表對(duì)應(yīng)的狀態(tài)圖。 表1 狀態(tài)表 現(xiàn)態(tài) y2 y1 次態(tài) y2 ( n+1) y1(n+1) /輸出Zx2x1=00 x2x1=01x2x1=11x2x1=10 A B C D B/0 B/0 C/0 A/0 B/0 C/1 B/0

31、 A/1 A/1 A/0 D/0 C/0 B/0 D/1 A/0 C/0解答 根據(jù)表1所示狀態(tài)表可作出對(duì)應(yīng)的狀態(tài)圖如圖1所示。 圖13. 已知狀態(tài)圖如圖2所示，輸入序列為x=，設(shè)初始狀態(tài)為A，求狀態(tài)和輸出響應(yīng)序列。 圖 2解答狀態(tài)響應(yīng)序列：A A B C B B C B輸出響應(yīng)序列：0 0 0 0 1 0 0 14. 分析圖3所示邏輯電路。假定電路初始狀態(tài)為“00”，說(shuō)明該電路邏輯功能 。 圖 3解答 eq oac(,1) 根據(jù)電路圖可寫(xiě)出輸出函數(shù)和激勵(lì)函數(shù)表達(dá)式為 eq oac(,2) 根據(jù)輸出函數(shù)、激勵(lì)函數(shù)表達(dá)式和JK觸發(fā)器功能表可作出狀態(tài)表如表2所示，狀態(tài)圖如圖4所示?，F(xiàn)態(tài) y2 y1次

32、態(tài) y2( n+1)y1(n+1)/輸出Zx=0 x=1 00 01 10 1100/000/000/000/001/111/011/011/1 表2 圖4 eq oac(,3) 由狀態(tài)圖可知，該電路為“111”序列檢測(cè)器。5. 分析圖5所示同步時(shí)序邏輯電路，說(shuō)明該電路功能。 圖5 邏輯電路圖 解答 eq oac(,1) 根據(jù)電路圖可寫(xiě)出輸出函數(shù)和激勵(lì)函數(shù)表達(dá)式為 eq oac(,2) 根據(jù)輸出函數(shù)、激勵(lì)函數(shù)表達(dá)式和D觸發(fā)器功能表可作出狀態(tài)表如表3所示，狀態(tài)圖如圖6所示。 現(xiàn)態(tài) y2 y1次態(tài) y2( n+1)y1(n+1)/輸出Zx=0 x=1 00 01 10 1101/011/001/0

33、00/111/100/011/001/0 表3 圖6 eq oac(,3) 由狀態(tài)圖可知，該電路是一個(gè)三進(jìn)制可逆計(jì)數(shù)器(又稱(chēng)模3可逆計(jì)數(shù)器)，當(dāng)x=0時(shí)實(shí)現(xiàn)加1計(jì)數(shù)，當(dāng)x=1時(shí)實(shí)現(xiàn)減1計(jì)數(shù)。6. 分析圖7所示邏輯電路，說(shuō)明該電路功能。 圖7 邏輯電路圖 解答 eq oac(,1) 根據(jù)電路圖可寫(xiě)出輸出函數(shù)和激勵(lì)函數(shù)表達(dá)式為 eq oac(,2) 根據(jù)輸出函數(shù)、激勵(lì)函數(shù)表達(dá)式和JK觸發(fā)器功能表可作出狀態(tài)表如表4所示，狀態(tài)圖如圖8所示。 現(xiàn)態(tài) y2 y1次態(tài) y2( n+1)y1(n+1)/輸出Zx=0 x=1 00 01 10 1101/010/011/000/111/100/001/010/1

34、表4 圖8 eq oac(,3) 由狀態(tài)圖可知，該電路是一個(gè)模四可逆計(jì)數(shù)器。當(dāng)x=0時(shí)實(shí)現(xiàn)加1計(jì)數(shù)，輸出Z為進(jìn)位信號(hào)；當(dāng)x=1時(shí)實(shí)現(xiàn)減1計(jì)數(shù), 輸出Z為借位信號(hào)。7 .作出“0101”序列檢測(cè)器的Mealy型狀態(tài)圖和Moore型狀態(tài)圖。典型輸入、輸出 序列如下。 輸入x: 1 1 0 1 0 1 0 1 0 0 1 1輸出Z： 0 0 0 0 0 1 0 1 0 0 0 0解答 根據(jù)典型輸入、輸出序列,可作出“0101”序列檢測(cè)器的Mealy型狀態(tài)圖和Moore型狀態(tài)圖分別如圖9、圖10所示. 圖9 Mealy型狀態(tài)圖 圖10 Moore型狀態(tài)圖8 . 設(shè)計(jì)一個(gè)代碼檢測(cè)器，該電路從輸入端x串行

35、輸入余3碼(先低位后高位)，當(dāng)出現(xiàn)非法數(shù)字時(shí)，電路輸出Z為1，否則輸出為0。試作出Mealy型狀態(tài)圖。 解答 根據(jù)題意，可作出Mealy型狀態(tài)圖如圖11所示。 圖119. 化簡(jiǎn)表5所示原始狀態(tài)表。 現(xiàn)態(tài) 次態(tài)/輸出Zx=0 x=1ABCDEFGB/0A/0F/0A/0A/0C/0A/0C/0F/0G/0C/0A/1E/0B/1表5 原始狀態(tài)表解答 eq oac(,1) 根據(jù)狀態(tài)等效判斷法則，可利用隱含表求出狀態(tài)等效對(duì)（A,B）(A,D)(B,D)(C,F)(E,G)； eq oac(,2) 最大等效類(lèi)為A,B,D、CF、E,G； eq oac(,3) 令 A,B,D a、CFb、E,Gc,可得

36、最簡(jiǎn)狀態(tài)表如表6所示?，F(xiàn)態(tài)次態(tài)/輸出Zx=0 x=1abca/0b/0a/0b/0c/0a/1 表6 最簡(jiǎn)狀態(tài)表10. 化簡(jiǎn)表7所示不完全確定原始狀態(tài)表。 現(xiàn)態(tài) 次態(tài)/輸出Zx=0 x=1ABCDED/dA/1d/dA/0B/1C/0E/dE/1C/0C/d 表7 原始狀態(tài)表解答 eq oac(,1) 根據(jù)狀態(tài)相容判斷法則，可利用隱含表求出狀態(tài)相容對(duì)（A,B）、(A,D)、(C,E)、(B,C)、(B,E)； eq oac(,2) 利用覆蓋閉合表可求出最小閉覆蓋為A,B、A,D、B,C,E； eq oac(,3) 令 A,B a、A,Db、B,C,Ec,可得最簡(jiǎn)狀態(tài)表如表8所示。 現(xiàn)態(tài)次態(tài)/輸

37、出Zx=0 x=1abcb/1b/0a/1c/0c/0c/1 表 811. 按照相鄰法編碼原則對(duì)表9進(jìn)行狀態(tài)編碼。 現(xiàn)態(tài)次態(tài)/輸出Zx=0 x=1ABCDA/0C/0D/1B/1B/0B/0C/0A/0 表9 狀態(tài)表 解答 給定狀態(tài)表中有4個(gè)狀態(tài)，狀態(tài)編碼時(shí)需要兩位二進(jìn)制代碼。根據(jù)相鄰編碼法，應(yīng)滿(mǎn)足AB相鄰、BC相鄰、CD相鄰。設(shè)狀態(tài)變量為y2y1，令y2y1取值00表示A, 01表示B, 10表示D. 11表示C,可得二進(jìn)制狀態(tài)表如表10所示?，F(xiàn) 態(tài) y2y1次態(tài)y2(n+1)y1(n+1)/輸出Zx=0 x=10001111000/011/010/101/101/001/011/000/0

38、 表1012. 分別用D、T、JK觸發(fā)器作為同步時(shí)序電路的存儲(chǔ)元件，實(shí)現(xiàn)表11 所示二進(jìn)制狀態(tài)表的功能。試寫(xiě)出激勵(lì)函數(shù)和輸出函數(shù)表達(dá)式，比較采用哪種觸發(fā)器可使電路最簡(jiǎn)?，F(xiàn) 態(tài) y2y1次態(tài)y2(n+1)y1(n+1)/輸出Zx=0 x=10001111001/011/010/100/110/010/001/011/1 表11 狀態(tài)表解答 eq oac(,1) 根據(jù)二進(jìn)制狀態(tài)表和D觸發(fā)器激勵(lì)表，可求出激勵(lì)函數(shù)和輸出函數(shù)最簡(jiǎn)表達(dá)式為 eq oac(,2) 根據(jù)二進(jìn)制狀態(tài)表和T觸發(fā)器激勵(lì)表，可求出激勵(lì)函數(shù)和輸出函數(shù)最簡(jiǎn)表達(dá)式為 eq oac(,3) 根據(jù)二進(jìn)制狀態(tài)表和JK觸發(fā)器激勵(lì)表，可求出激勵(lì)函數(shù)和輸出函數(shù)最簡(jiǎn)表達(dá)式為 比較所得結(jié)果可知，采用JK觸發(fā)器電路最簡(jiǎn)單。13. 已知某同步時(shí)序電路的激勵(lì)函數(shù)和輸出函數(shù)表達(dá)式為 試求出改用JK觸發(fā)器作為存儲(chǔ)元件的最簡(jiǎn)電路。解答 eq oa