電路系統(tǒng)相關(guān)設(shè)計(jì)和EDA技術(shù)應(yīng)用

1、電路系統(tǒng)相關(guān)設(shè)計(jì)和EDA技術(shù)應(yīng)用緒論本課程的內(nèi)容本課程的目的本課程的安排本課程的要求參考書2005年2月2電路系統(tǒng)相關(guān)設(shè)計(jì)和EDA技術(shù)應(yīng)用本課程的內(nèi)容一個(gè)思想了解EDA的發(fā)展、作用一種工具FPGA、CPLD的開發(fā)平臺一門語言VHDL、Verilog HDL、ABEL一個(gè)應(yīng)用完整的（數(shù)字）電路系統(tǒng)2005年2月3電路系統(tǒng)相關(guān)設(shè)計(jì)和EDA技術(shù)應(yīng)用本課程的目的了解和熟悉當(dāng)今電子技術(shù)的發(fā)展及趨勢器件的發(fā)展、設(shè)計(jì)手段（軟件開發(fā)平臺）的發(fā)展系統(tǒng)設(shè)計(jì)的一般方法和步驟將所學(xué)（硬件）知識融會貫通數(shù)字邏輯電路、可編程邏輯微機(jī)原理、微機(jī)應(yīng)用、單片機(jī)用系統(tǒng)設(shè)計(jì)的觀點(diǎn)，實(shí)現(xiàn)一個(gè)應(yīng)用系統(tǒng)應(yīng)用開發(fā)平臺、硬件描述語言（HDL

2、）構(gòu)建一個(gè)應(yīng)用系統(tǒng)設(shè)計(jì)、調(diào)試、實(shí)現(xiàn)一個(gè)應(yīng)用系統(tǒng)2005年2月4電路系統(tǒng)相關(guān)設(shè)計(jì)和EDA技術(shù)應(yīng)用本課程的安排課時(shí)數(shù)與學(xué)分學(xué)分：學(xué)時(shí)：31理論課與實(shí)踐理論課：31854學(xué)時(shí)14周實(shí)踐課：11818學(xué)時(shí)45周考試與分?jǐn)?shù)沒有期中考試，考試成績占總比例40平時(shí)、大作業(yè)、實(shí)踐考占總比例602005年2月5電路系統(tǒng)相關(guān)設(shè)計(jì)和EDA技術(shù)應(yīng)用本課程的要求開放的心態(tài)、輕松的心情不要戰(zhàn)戰(zhàn)兢兢，為一分一厘計(jì)較從系統(tǒng)的角度，感受設(shè)計(jì)的樂趣態(tài)度嚴(yán)謹(jǐn)、收支平衡不要以贏取學(xué)分為唯一目的一步一個(gè)腳印，有付出但為了得到更多培養(yǎng)興趣、技高一籌培養(yǎng)電子設(shè)計(jì)的興趣，掌握最新知識具有獨(dú)立設(shè)計(jì)能力、系統(tǒng)具有實(shí)用性2005年2月6電路系統(tǒng)相

3、關(guān)設(shè)計(jì)和EDA技術(shù)應(yīng)用參考書科學(xué)出版社沈明山編著特點(diǎn)：電子系統(tǒng)設(shè)計(jì)概論常用EDA工具硬件描述語言VHDLEDA設(shè)計(jì)實(shí)踐2005年2月7電路系統(tǒng)相關(guān)設(shè)計(jì)和EDA技術(shù)應(yīng)用參考書機(jī)械工業(yè)出版社李國麗、朱維勇 等編著特點(diǎn)：大專教材，比較淺VHDL、Verilog HDL語言數(shù)字系統(tǒng)設(shè)計(jì)問題2005年2月8電路系統(tǒng)相關(guān)設(shè)計(jì)和EDA技術(shù)應(yīng)用參考書清華大學(xué)出版社趙世霞、楊豐 等編著特點(diǎn)：VHDL語言基礎(chǔ)知識微機(jī)接口電路設(shè)計(jì)（8255、8259、8253等）設(shè)計(jì)工具的使用2005年2月9電路系統(tǒng)相關(guān)設(shè)計(jì)和EDA技術(shù)應(yīng)用第一章 EDA技術(shù)概述EDA技術(shù)的發(fā)展EDA技術(shù)的主要內(nèi)容硬件描述語言（HDL）傳統(tǒng)的數(shù)字系

4、統(tǒng)設(shè)計(jì)EDA的典型流程EDA工具的發(fā)展趨勢2005年2月10電路系統(tǒng)相關(guān)設(shè)計(jì)和EDA技術(shù)應(yīng)用EDA技術(shù)的發(fā)展CAD階段（6080年代）軟件工具，部分代替人工操作CAE階段（8090年代）工具集成，數(shù)據(jù)處理、模擬評價(jià)等EDA階段（90年代 ）自上向下（Up-Down）的設(shè)計(jì)方法采用硬件描述語言（HDL）2005年2月11電路系統(tǒng)相關(guān)設(shè)計(jì)和EDA技術(shù)應(yīng)用EDA技術(shù)的主要內(nèi)容大規(guī)?？删幊踢壿嬈骷布枋稣Z言HDL軟件開發(fā)工具實(shí)驗(yàn)開發(fā)系統(tǒng)2005年2月12電路系統(tǒng)相關(guān)設(shè)計(jì)和EDA技術(shù)應(yīng)用硬件描述語言（HDL）什么是HDL?為什么要用HDL？HDL的發(fā)展歷史Verilog HDL與VHDL的比較2005

5、年2月13電路系統(tǒng)相關(guān)設(shè)計(jì)和EDA技術(shù)應(yīng)用什么是HDL硬件設(shè)計(jì)人員與EDA工具之間的接口用于多層次的數(shù)字系統(tǒng)建模建立電子系統(tǒng)行為級的仿真模型，對復(fù)雜數(shù)字邏輯進(jìn)行綜合仿真生成適合某工藝條件下的具體電路的延時(shí)模型寫入FPGA/CPLD，或制造ASIC2005年2月14電路系統(tǒng)相關(guān)設(shè)計(jì)和EDA技術(shù)應(yīng)用為什么要用HDL電子設(shè)計(jì)的規(guī)模越來越大，復(fù)雜度越來越高市場的競爭越來越激烈提高設(shè)計(jì)效率、降低設(shè)計(jì)成本縮短開發(fā)周期，減少設(shè)計(jì)重復(fù)的次數(shù)HDL的易用性，功能的完善2005年2月15電路系統(tǒng)相關(guān)設(shè)計(jì)和EDA技術(shù)應(yīng)用HDL的發(fā)展歷史1962年，Iverson公司提出HDL多種HDLABEL HDL、VHDL、V

6、erilog HDL1987年，VHDL成為IEEE標(biāo)準(zhǔn)，是國際上第一個(gè)標(biāo)準(zhǔn)化的HDL，稱為IEEE 10761993年升級、更新成為IEEE1164標(biāo)準(zhǔn)；1996年，成為VHDL的綜合標(biāo)準(zhǔn)2005年2月16電路系統(tǒng)相關(guān)設(shè)計(jì)和EDA技術(shù)應(yīng)用HDL的發(fā)展歷史（續(xù)）Verilog HDL于1983年由Gateway Design Automation公司開發(fā)1989年，GDA公司被Cadence公司并構(gòu)，1990年由Cadence公司發(fā)布Verilog HDL1995年Verilog HDL成為IEEE標(biāo)準(zhǔn)，成為IEEE std 1364-19952005年2月17電路系統(tǒng)相關(guān)設(shè)計(jì)和EDA技術(shù)應(yīng)用

7、Verilog HDL與VHDL的比較推出的過程VHDL偏重于標(biāo)準(zhǔn)化的考慮，語法比較嚴(yán)格Verilog HDL在C語言基礎(chǔ)上發(fā)展起來，語法比較自由功能VHDL適用于電路高級建模Verilong HDL適用于描述門級電路，易于控制資源2005年2月18電路系統(tǒng)相關(guān)設(shè)計(jì)和EDA技術(shù)應(yīng)用Verilog HDL與VHDL的比較(續(xù))學(xué)習(xí)VHDL入門比較難，但設(shè)計(jì)效率較高Verilog HDL入門比較容易工作量VHDL綜合器完成的工作量大，設(shè)計(jì)者的工作相對較少Verilog HDL需要設(shè)計(jì)者搞清除具體電路結(jié)構(gòu)，工作量較大2005年2月19電路系統(tǒng)相關(guān)設(shè)計(jì)和EDA技術(shù)應(yīng)用傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)設(shè)計(jì)要求真值表卡

8、諾圖邏輯表達(dá)式狀態(tài)方程式設(shè)計(jì)實(shí)現(xiàn)2005年2月20電路系統(tǒng)相關(guān)設(shè)計(jì)和EDA技術(shù)應(yīng)用傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)（續(xù)）一位全加器真值表卡諾圖方程電路CABSC00000001100101001101100101010111001111112005年2月21電路系統(tǒng)相關(guān)設(shè)計(jì)和EDA技術(shù)應(yīng)用傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)（續(xù)） ABC 00011110011111S=ABC+ABC+ABC+ABCC=AB+BC+AC ABC000111100111112005年2月22電路系統(tǒng)相關(guān)設(shè)計(jì)和EDA技術(shù)應(yīng)用EDA的典型流程系統(tǒng)劃分設(shè)計(jì)輸入編譯功能仿真綜合時(shí)序仿真JTAG ISPCPLD/FPGA實(shí)現(xiàn)2005年2月23電路系統(tǒng)相

9、關(guān)設(shè)計(jì)和EDA技術(shù)應(yīng)用EDA工具的發(fā)展趨勢設(shè)計(jì)輸入工具的發(fā)展趨勢具有混合信號處理能力的EDA工具更為有效的仿真工具的發(fā)展更為理想的設(shè)計(jì)綜合工具的開發(fā)2005年2月24電路系統(tǒng)相關(guān)設(shè)計(jì)和EDA技術(shù)應(yīng)用第二章 大規(guī)?？删幊踢壿嬈骷删幊踢壿嬈骷攀鰪?fù)雜可編程邏輯器件（CPLD）現(xiàn)場可編程門陣列（FPGA）FPGA和CPLD的選擇2005年2月25電路系統(tǒng)相關(guān)設(shè)計(jì)和EDA技術(shù)應(yīng)用概述可編程邏輯器件的發(fā)展速度產(chǎn)量和集成度每年增長35左右成本每年下降40左右可編程邏輯器件的幾大公司Altera Xilinx Actel Atmel Lattice 2005年2月26電路系統(tǒng)相關(guān)設(shè)計(jì)和EDA技術(shù)應(yīng)用概述（續(xù)）可編程邏輯器件的分類2005年2月27電路系統(tǒng)相關(guān)設(shè)計(jì)和EDA技術(shù)應(yīng)用復(fù)雜可編程邏輯器件（CPLD）邏輯