FPGA的三相函數(shù)信號發(fā)生器設(shè)計

1、【W(wǎng)ord版本下載可任意編輯】 FPGA的三相函數(shù)信號發(fā)生器設(shè)計 基于FPGA的三相函數(shù)信號發(fā)生器以DDS為，在Altera公司Cyclone系列EP2C8T144C8上實現(xiàn)正弦波、方波、三角波和鋸齒波信號的產(chǎn)生，利用單片機PICl8F4550控制波形的頻率及相位差。同時單片機通過DAC0832控制波形數(shù)據(jù)轉(zhuǎn)換DAC902參考電壓實現(xiàn)在波形幅度的控制，DA輸出的波形經(jīng)過放大、濾波后輸出。波形參數(shù)的輸入輸出通過觸摸屏和液晶屏實現(xiàn)，測試結(jié)果顯示該系統(tǒng)具有較高的精度和穩(wěn)定性。 模擬函數(shù)信號發(fā)生器輸出波形易受輸入波形的影響，難以實現(xiàn)移相控制，移相角度隨所接負載和時間等因素的影響而產(chǎn)生漂移，頻率、幅度的

2、調(diào)節(jié)均依賴電位器實現(xiàn)，因此精度難以保證，也很難到達滿意的效果?；贔PGA的數(shù)字式三相信號發(fā)生器，精度較高，移相控制方便，實現(xiàn)頻率為1 Hz10 MHz、幅度0.110 V，分辨率為1，頻率和幅度的調(diào)節(jié)均可程控的三相函數(shù)信號發(fā)生器。系統(tǒng)還具有輸出靈活、易于系統(tǒng)升級等優(yōu)點。 1 函數(shù)信號發(fā)生器的原理 基于DDS原理，頻率控制字M和相位控制字P分別控制DDS輸出波形的頻率和相位。相位累加器是整個波形產(chǎn)生的，它有一個累加器和一個N位相位存放器組成。每來一個時鐘脈沖，相位存放器以步長M增加，如圖1所示。相位存放器的輸出與相位控制字相加，其結(jié)果作為波形查找表的地址。波形查找表由ROM構(gòu)成，內(nèi)部存有一個完

3、整周期的波形的數(shù)字幅度信息，每個查找的地址對應(yīng)波形中0360范圍的一個相位點。查找表輸入的地址信息映射達成波形幅度信號，同時輸出到數(shù)模轉(zhuǎn)換器的輸入段，DAC輸出的模擬信號經(jīng)過程控濾波器，可得到一個頻譜純凈的波形。 相位存放器每經(jīng)過2NM個fc時鐘周期后回到初始裝狀態(tài)，相應(yīng)地波形查表經(jīng)過一個循環(huán)回到初始位置，DDS輸出一個波形。輸出的波形周期為Tout=(2NM)Tc，頻率為 DDS的分辨率為fmin=fc2N，當M=2N-l(即一個周期內(nèi)只取兩個點)時，DDS的基波合成頻率為foutmax=fc2，根據(jù)取樣定理，這在理論上是可行的，考慮到失真度的問題，取i(i2)個點，則頻率為當M=2N-3時

4、，foutmax=fci。 2 系統(tǒng)總體設(shè)計 系統(tǒng)由單片機控制模塊、FPGA波形產(chǎn)生模塊、數(shù)模轉(zhuǎn)換模塊、濾波輸出模塊、觸摸屏輸入和液晶顯示模塊組成，單片機控制FPGA產(chǎn)生輸入頻率和相位差的三相正弦波、方波、三角波和鋸齒波，經(jīng)過DA轉(zhuǎn)換后濾波輸出，三相波形的幅度也由單片機通過改變DA的參考電壓控制。具體系統(tǒng)框圖，如圖2所示。 FPGA部分具體框圖，如圖3所示，基于DDS原理，主要由相位累加器、正弦波ROM查找表、方波發(fā)生器、三角波發(fā)生器、鋸齒波發(fā)生器和波形選擇模塊組成。根據(jù)單片機設(shè)置相移值調(diào)整三相波形的相位差，波形選擇也由單片機控制。 2.1 分頻模塊設(shè)計 為了對波形頻率控制，不同頻率段需要不同

5、的輸入頻率。項目設(shè)計中采用50 MHz外部有源晶振，利用FPGA內(nèi)部鎖相環(huán)將頻率鎖定在40.96 MHz，然后該頻率開展10 MHz，100 MHz，1 000 MHz，10 000 MHz，如圖4所示，這樣就得到了5個不同的頻率區(qū)間，通過5選1數(shù)據(jù)選擇器由單片機選擇所需要的時鐘頻率。時鐘頻率與輸出波形頻率之間具體關(guān)系，如下表l所示。 2.2 波形產(chǎn)生模塊設(shè)計 2.2.1 正弦波 正弦波的數(shù)據(jù)需要轉(zhuǎn)換為*.mif文件后存放到ROM中，mif文件有固定格式規(guī)定了每個字的位寬WIDTH、總字數(shù)DEPTH、地址進制基數(shù)ADDR-ESS_RADIX和數(shù)據(jù)進制基數(shù)DATA_RADIX。在Matlab環(huán)境

6、中編程計算出正弦波數(shù)據(jù)，然后生成mif文件。 EP2C8T144C8擁有較充裕的存儲空間。因此，設(shè)計中為了提高精度在ROM中存放4 096個正弦數(shù)據(jù)，頻率控制字、相位控制字由單片機控制產(chǎn)生，經(jīng)過相位累加器組成地址發(fā)生器，產(chǎn)生的地址連到ROM的地址線上開展查表得到波形數(shù)據(jù)。 2.2.2 方波 方波算法比較容易實現(xiàn)。由于其只有高低電平兩種狀態(tài)。因此，只需要在一個周期的時間中間位置翻轉(zhuǎn)電平即可。由于相位累加器的值是線形累加的，地址address的值也是線形累加的，對所給地址值address開展判斷，當?shù)刂分档奈粸镺時，便將波形幅值各字位賦值1，否則賦值0。就可以實現(xiàn)簡單的占空比50的方波。 為了實現(xiàn)

7、占空比可調(diào)，設(shè)計中增加一個變量PWM_zkb，讓地址值與WM_zkb比較，Adress 2.2.3 三角波 三角波的生成原理與方波生成原理相似，也是對地址Address的值開展判斷，當其位為0時，取其Oll位為三角波的波形幅值，即令Data_out=Address。當其位為l時，對其01l位的值取反后再作為三角波的波形幅值，即令Data_out=not(Address)。 2.2.4 鋸齒波 鋸齒波的產(chǎn)生也是基于上述原理，是對地址Address的值開展判斷，當其位為O時，取其0ll位為三角波的波形幅值，即令。Data_ out=Address。當其位為1時，對其位的值取反后作為鋸齒波的波形幅值

8、，即令Data_out，=Addressand“011111111111”。 2.3 相移的實現(xiàn) 在A相地址的根底上，增加一個累加器，輸入段分別是A相地址和偏移值，經(jīng)過累加之后得到B相波形地址，然后根據(jù)此地址對ROM尋址或者在地址的根底上生成方波、三角波和鋸齒波。如圖5所示，A相、B相及B相、C相之間的偏移量有單片機控制，數(shù)據(jù)經(jīng)過鎖存后送入累加器。 2.4 波形選擇的實現(xiàn) 根據(jù)設(shè)計要求，每一相都可以實現(xiàn)正弦波、方波、三角波和鋸齒波任意一種波形的輸出，設(shè)計了一個4選1數(shù)據(jù)選擇器，控制端Sel與單片機IO口相連，如圖6所示，以A相為例。 2.5 幅度控制的實現(xiàn) 參考電壓可通過INTEXT端選擇內(nèi)部

9、和外部。當該端口為高電平時選擇外部參考電壓，只要改變參考電壓，就可以改變輸出波形的幅值。DAC902外部參考電壓范圍0.101.25 V，因此只需采用8位DA既可實現(xiàn)0.01 V的步進。如圖7所示，DAC0832輸出接到DAC902參考電壓輸入端REFin，通過單片機控制DAC0832輸出，進而控制DAC902參考電壓。 3 系統(tǒng)測試 本系統(tǒng)波形參數(shù)設(shè)置通過觸摸屏輸入完成，用示波器測試50 負載下的輸出波形，比較設(shè)置值與測試值之間的誤差，圖8為信號源輸出頻率為10 MHz，峰峰值為5 V，兩路信號相移分別為45、90、180、270時，在使用Fluck PM3394B 200 MHz Comb

10、iscope Instrument的“Analog”模式下，用數(shù)碼相機拍攝的正弦波的輸出波形。 經(jīng)過多次測試和反復(fù)改良，終實現(xiàn)了如下技術(shù)指標： (1)輸出波形：正弦波、方波、三角波、鋸齒波。 (2)輸出波形頻率范圍：0.1 Hz10 MHz。 (3)輸出頻率調(diào)節(jié)步長：0.01 Hz10 kHz。 (4)輸出電壓范圍：10 mV10 V(峰峰值)可調(diào)，幅度步進10 mV。 (5)方波占空比調(diào)節(jié)范圍：199。 由于示波器只有兩個通道，因此只能測量兩項信號之間的相位差。 在頻率穩(wěn)定度方面，正弦波、三角波、方波和矩形波輸出波形穩(wěn)定，這正是表達了DDS技術(shù)的特點，輸出頻率穩(wěn)定度和晶振穩(wěn)定度在同一數(shù)量級。由于采用了FPGA的內(nèi)部時鐘，在倍頻分頻的結(jié)果后還是無法到達計算的時鐘，因此存在著誤差，但在頻率較高部分誤差稍明顯，因此設(shè)計中采用了軟件修正，從而減少了頻率較高部分的誤差。 對于波形幅度的控制上，由于波形在電路網(wǎng)絡(luò)存在一定的衰減，因此在程序中采用軟件補償開展修正。從測試結(jié)果可以看書軟件補償做得越細致誤差越小。 4 結(jié)束語 本項目以多功能、低功耗、操作方便、構(gòu)造合理、易于調(diào)試為主要設(shè)計原則，在系統(tǒng)設(shè)計過程中，力求硬件線路簡單，充分發(fā)揮軟件編程方便靈活的特點，并限度挖掘FPGA片內(nèi)資源，來滿足系統(tǒng)