集成電路設(shè)計(jì)第一、二章小測(cè)試_第1頁
集成電路設(shè)計(jì)第一、二章小測(cè)試_第2頁
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文檔簡介

1、2006年 韓 良小測(cè)試1.簡單和填空（14分） （1）什么是集成電路？（2分） （2）何謂硅柵自對(duì)準(zhǔn)？（2分） （3）至少說出兩種CMOS相對(duì)于Bipolar的優(yōu)缺點(diǎn)。（4分） （4）特征尺寸是集成電路器件中最細(xì)線條的寬度，對(duì)MOS器件常指最小的 長度，特征尺寸的減少主要取決于 。（2分） （5）在N阱CMOS集成電路中，n阱作為_的襯底，一般接_電位；p型襯底硅片作為_的襯底，一般接_電位。 （4分）時(shí)間：10分鐘2006年 韓 良時(shí)間：40分鐘2.下圖是橫向PNP管的刨面圖。（1）說明是如何實(shí)現(xiàn)隔離的。(5分)（2）畫出其平面圖。(10分)（3）給出寄生管子和原PNP管的連接關(guān)系。（5分

2、）（4）說明什么情況有源寄生對(duì)原器件的影響最大，為什么？（16分） 2006年 韓 良 3.采用N阱硅柵CMOS工藝設(shè)計(jì)集成電路版圖時(shí)用到的版圖層次有：poly(多晶)，active(有源區(qū))，contact(接觸孔)，nwell(N阱)，pplus(P+注入)，metal1(金屬1)，pad(鈍化窗口)，metal2(金屬2)，via(通孔) (1) 請(qǐng)按工藝流程的先后順序?qū)λ鼈冞M(jìn)行排序 。(9分) (2) pmos管的源漏區(qū)是由哪些層次版圖數(shù)據(jù)確定的？(4分) (3) 哪個(gè)層次版圖數(shù)據(jù)制作的掩膜版是用來進(jìn)行局部氧化用的？局部氧化的作用是什么？ （7分）時(shí)間：20分鐘2006年 韓 良 4. 電路提取 (1)圖中所示的A-A切面畫出剖面結(jié)構(gòu)示意圖。（15分） (2)提取電路并分析該電路

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