EDA組合電路實驗報告

1、電信 0702 1402070208 范萬亮EDA 組合電路實驗報告實驗目的：1.通過進行簡單與非門的 VHDL 設計，了解、掌握好用 Quartus 進行設計的基本原理、方法以及其具體的步 驟。2. 用 Quartus 進行全加器的 VHDL 設計，進一步地了解 用 Quartus 進行比較復雜的的組合電路的設計方法及 其步驟。3.掌握如何驗證 VHDL 設計的正確與否的方法。 實驗步驟：1.簡單與門的VHDL設計 首先，先建立一個新的工程文件夾，并選擇好編譯文件的語 言類型，這里選擇了 VHDL File,如下圖所示。建立完成后，就開始在窗口中編寫程序，如圖所示：entity ariddo

2、cr is port建立完成后，就開始在窗口中編寫程序，如圖所示：entity ariddocr is portb:in tit; c:out bit); erd entity anddoor; ai-ciiitectar已 one of anddoor is begin c =not(a and t;erd arcnitectnre one;具體程序如下：entity anddoor isport(a,b:in bit;c:out bit);end entity anddoor;architecture one of anddoor isbeginc = not(a and b);end a

3、rchitecture one；上面的與門還可以用原理圖輸入的設計方法來完成：建立了一個新的工程文件夾，選擇編譯文件的語言類型時，這里 應該選擇 Block Diagram/Schematic File,如下圖所示。然后就可以通過查找各種元件并將之進行連接即可。如下圖所 示:實驗驗證：1.先在Quartus上運行，結(jié)果程序正確。如下圖:接著，設計端口的鏈接：點擊tools-programmer,將程序文件加 載到芯片中，設計端口號， a 為152， b 為 151， c 為50。然后，在機 箱上撥動與a、b相對應的開關，同時觀察與c相對應的指示燈，發(fā) 現(xiàn)它們之間的關系符合與非門的關系，則證明了

4、以上程序和作圖的正 確。2. 一位全加器的VHDL設計實驗步驟：同上所示的，先建立一個新的工程文件夾，并選擇好編譯文件的 語言類型，這里選擇 VHDL File。設計半加器。其程序如下所示：Library ieee;Use ieee.std_logic_1164.all;entity b-adder is port(a,b:in std_logic;co,so:out std_logic);end entity b-adder;architecture fhl of b-adder is beginso = not(a xor (not b);co = a and b;end architec

5、ture fhl；接著，設計一或門。其程序如下所示：Library ieee;Use ieee.std_logic_1164.all;entity or2a isport(a,b:in std_logic;c:out std_logic);end entity or2a;architecture one of or2a is beginco ain,b=bin,co=d,so=e);u2:b_adder port map (a=e,b=cin,co=f,so=sum); u3: or2a port map (a=d,b=f,co=cout);end architecture fhl；實驗驗證：同上所述的，先在Quartus上運行，結(jié)果程序正確。然后通過設置端口并用與之相對應的開關與指示燈來檢驗程序的正確與否。不再次復述。實驗感想：通過這次的實驗，我對于 Quartus、VHDL 語言有了更為深刻的了