ASIC設(shè)計(jì)復(fù)習(xí)解析課件

1、一.需掌握的概念1. Bottom-up（自底向上）自工藝開(kāi)始，先進(jìn)行單元設(shè)計(jì)，然后逐步向上進(jìn)行功能塊、子系統(tǒng)設(shè)計(jì)，直至最終完成整個(gè)系統(tǒng)設(shè)計(jì)。2. Top-down（自頂向下）首先進(jìn)行行為設(shè)計(jì)，其次進(jìn)行結(jié)構(gòu)設(shè)計(jì)、把各子單元轉(zhuǎn)換成邏輯圖或電路圖，最后將電路圖轉(zhuǎn)換成版圖。3. Integration Level（集成度） 是以一個(gè)芯片所包含的元件(晶體管或門(mén)/數(shù))來(lái)衡量。是為了提高集成度采取了增大芯片面積、縮小器件特征尺寸、改進(jìn)電路及結(jié)構(gòu)設(shè)計(jì)等措施。從電子系統(tǒng)的角度來(lái)看，集成度的提高使IC進(jìn)入系統(tǒng)集成或片上系統(tǒng)(SoC)的時(shí)代4. Feature Size(特征尺寸) 特征尺寸定義為器件中最小線(xiàn)條

2、寬度(對(duì)MOS器件而言，通常指器件柵電極所決定的溝道幾何長(zhǎng)度)，也可定義為最小線(xiàn)條寬度與線(xiàn)條間距之和的一半。減小特征尺寸是提高集成度、改進(jìn)器件性能的關(guān)鍵。特征尺寸的減小主要取決于光刻技術(shù)的改進(jìn)一.需掌握的概念5.芯片面積(Chip Area) 隨著集成度的提高，每芯片所包含的晶體管數(shù)不斷增多，平均芯片面積也隨之增大。芯片面積的增大也帶來(lái)一系列新的問(wèn)題。如大芯片封裝技術(shù)、成品率以及由于每個(gè)大圓片所含芯片數(shù)減少而引起的生產(chǎn)效率降低等。但后一問(wèn)題可通過(guò)增大晶片直徑來(lái)解決。6.設(shè)計(jì)規(guī)則檢查中的基本定義： d1內(nèi)間距：距離落于本圖形內(nèi)部 d2外間距：距離落于有關(guān)圖形外部(同一圖形和不同圖形) d3內(nèi)外距

3、：距離落于一個(gè)圖形內(nèi)部和另一個(gè)圖形外部 d4內(nèi)內(nèi)距：距離落于兩個(gè)不同層圖形內(nèi)部7. DRC （設(shè)計(jì)規(guī)則檢查 ） 包括最小線(xiàn)寬、最小圖形間距、最小接觸孔尺寸、柵和源漏區(qū)的最小交疊等。8. ERC（電氣規(guī)則驗(yàn)證） 檢測(cè)有沒(méi)有電路意義的連接錯(cuò)誤，如短路、開(kāi)路、孤立布線(xiàn)、非法器件等，介于設(shè)計(jì)規(guī)則與行為級(jí)分析之間，不涉及電路行為。5.芯片面積(Chip Area) 9.設(shè)計(jì)規(guī)則(規(guī)整格式)：把絕大多數(shù)尺寸規(guī)定為某一特征尺寸“”的某個(gè)倍數(shù)。給出一個(gè)最小單位，幾何設(shè)計(jì)規(guī)則中的其他所有數(shù)據(jù)都以的倍數(shù)表示10.逆向設(shè)計(jì)描述 又稱(chēng)解剖分析，即對(duì)實(shí)際芯片進(jìn)行腐蝕、照相，從得到的版圖進(jìn)行邏輯提取，進(jìn)而分析其基本功能及

4、原理以期獲得原設(shè)計(jì)思想。 (1)樣品分析與測(cè)試 (2)解剖管芯 (3)管芯平面圖的獲得 (4)拼圖 (5)電路圖提取 (6)電路仿真 (7)轉(zhuǎn)入正向設(shè)計(jì)中的版圖階段 (8) 縱向尺寸提取 (9)測(cè)試產(chǎn)品的電學(xué)參數(shù)11.DRC中的幾種規(guī)則：Width:最小線(xiàn)寬 Exact Width:精確寬度Space1: 同層最小間距(d) Space11:不同層最小間距(e) Space21:兩個(gè)不同層的交集與第三層的最小間距( f) Surround :某層被另一層四周包含時(shí)每邊環(huán)繞間距9.設(shè)計(jì)規(guī)則(規(guī)整格式)：12. Hard core(硬IP，也稱(chēng)硬核) 是針對(duì)某一工藝完成的版圖設(shè)計(jì)，并經(jīng)過(guò)后仿真和投

5、片驗(yàn)證。硬核已完成了全部的前端和后端設(shè)計(jì)，制造也已確定。它的特點(diǎn)是靈活性最小，知識(shí)產(chǎn)權(quán)的保護(hù)比較簡(jiǎn)單。13. Soft core(軟IP，也稱(chēng)軟核)是包括邏輯描述(RTL和門(mén)級(jí)Verilog HDL或VHDL代碼)、網(wǎng)表和不能物理實(shí)現(xiàn)的用于測(cè)試的文檔方式存在的IP，是一段可綜合的高級(jí)語(yǔ)言（用C語(yǔ)言或硬件描述語(yǔ)言完成）源程序，用于功能仿真。14. Firm Core(固核)通常是以仿真后的完整RTL代碼和對(duì)具體工藝的網(wǎng)表混合描述的形式，提供給系統(tǒng)設(shè)計(jì)者。因此IP模塊提供者的知識(shí)產(chǎn)權(quán)不易保護(hù)，系統(tǒng)設(shè)計(jì)者可以根據(jù)特殊需要對(duì)IP模塊進(jìn)行改動(dòng)，因此系統(tǒng)設(shè)計(jì)者樂(lè)于接受固件IP模塊。固核是一種介于軟核和硬核

6、之間的IP，通常以RTL代碼和對(duì)應(yīng)具體工藝網(wǎng)表的混合形式提供。15.Macro：宏，宏單元 16.Block：模塊，塊 12. Hard core(硬IP，也稱(chēng)硬核) 17.SOI/CMOS電路 利用絕緣襯底的硅薄膜(Silicon on Insulator)制CMOS電路，能徹底消除體硅CMOS電路中的寄生可控硅結(jié)構(gòu)18.DIP：雙列直插式封裝19.ZIP ：?jiǎn)芜吔诲e(cuò)直插式封裝20.PGA ：針柵陣列式封裝21.可測(cè)性設(shè)計(jì)DFT： (design for testability)是要在原有的設(shè)計(jì)中加一些額外的電路模塊來(lái)實(shí)現(xiàn)自動(dòng)測(cè)試。22.內(nèi)建自測(cè)試BIST (built in self-te

7、st)：一種可測(cè)性設(shè)計(jì)(DFT)技術(shù),在此技術(shù)中測(cè)試(測(cè)試產(chǎn)生與測(cè)試應(yīng)用)是通過(guò)內(nèi)建的硬件功能完成的。23.故障模型:用一個(gè)固定0(s-a-0)或固定1(s-a-1)來(lái)模仿一個(gè)故障門(mén)的輸入24.橋接故障:指由于發(fā)生了不應(yīng)有的信號(hào)線(xiàn)連接而導(dǎo)致的邏輯錯(cuò)誤。對(duì)于電源和地線(xiàn)的連接錯(cuò)誤將導(dǎo)致固定型故障,一般的橋接故障是除了對(duì)電源和地短接以外的連接性錯(cuò)誤25.內(nèi)建邏輯模塊觀測(cè)器BILBO： (built-in logic-block observer)。在測(cè)試模式下，它可以自動(dòng)地實(shí)現(xiàn)測(cè)試，并給出一個(gè)二進(jìn)制的輸出信號(hào)，如果所有的電路功能正確，輸出為正確值，否則為錯(cuò)誤值 17.SOI/CMOS電路 二.需要掌

8、握的原理1.SoC芯片設(shè)計(jì)的主要特點(diǎn)有以下幾項(xiàng)：芯片的軟件設(shè)計(jì)與硬件設(shè)計(jì)同步進(jìn)行；各模塊的綜合與驗(yàn)證同步進(jìn)行；在綜合階段考慮芯片的布局布線(xiàn)；只在沒(méi)有可利用的硬模塊或軟宏模塊的情況下重新設(shè)計(jì)模塊。2.主要的IP提供商：ARM ，Synopsys ，ARM Artisan ，MIPS ，Mentor .3.硬IP的優(yōu)勢(shì)： 硬IP是IP的設(shè)計(jì)在布局布線(xiàn)后，經(jīng)過(guò)了詳細(xì)的功優(yōu)驗(yàn)證與測(cè)試過(guò)程。部分IP還經(jīng)過(guò)了投片驗(yàn)證與測(cè)試，所以IP的功能有非?？煽康谋ＷC。一般在設(shè)計(jì)芯片時(shí)，大約60-70的時(shí)間，花費(fèi)在芯片設(shè)計(jì)的功能與時(shí)序驗(yàn)證上。所以應(yīng)用硬IP進(jìn)行設(shè)計(jì)可以顯著地節(jié)省設(shè)計(jì)時(shí)間。4.應(yīng)用硬IP進(jìn)行設(shè)計(jì)的缺陷：a

9、.嚴(yán)重依賴(lài)設(shè)計(jì)時(shí)所參照的加工工藝。當(dāng)設(shè)計(jì)工藝改變時(shí)，硬IP的適應(yīng)性非常差。b.芯片的面積會(huì)較大。硬IP的版圖必須作為模塊直接安放在芯片版圖中，而基于模塊的設(shè)計(jì)所得到的芯片面積，通常比將模塊打碎后，進(jìn)行布局布線(xiàn)得到的芯片面積大。c.硬IP的設(shè)計(jì)是完全無(wú)法更改的，因此其應(yīng)用范圍也受到了一定的限制。 二.需要掌握的原理5.SoC芯片的系統(tǒng)設(shè)計(jì)流程包括以下五個(gè)步驟。 (1)系統(tǒng)規(guī)范：芯片的功能要求、性能要求，芯片的成本與芯片的設(shè)計(jì)時(shí)間，并建立系統(tǒng)的預(yù)備規(guī)范。(2)模型細(xì)化與測(cè)試：建立可執(zhí)行系統(tǒng)描述的驗(yàn)證環(huán)境，驗(yàn)證系統(tǒng)描述的功能并進(jìn)行算法的性能評(píng)價(jià)。(3)系統(tǒng)的軟硬件劃分：確定哪部分運(yùn)算由軟件實(shí)現(xiàn)，哪部

10、分運(yùn)算由硬件實(shí)現(xiàn).確定軟硬件間的接口，設(shè)計(jì)兩者間的通信協(xié)議。(4)模塊定義：將硬件功能劃分為不同的宏模塊，各模塊的功能由IP實(shí)現(xiàn)或需重新設(shè)計(jì)。 (5)系統(tǒng)功能模型與軟硬件混合模擬：建立一個(gè)硬件行為模型與軟件模型，建立一個(gè)可靠的硬件與軟件的可執(zhí)行功能描述，驗(yàn)證后續(xù)設(shè)計(jì)工作的結(jié)果。5.SoC芯片的系統(tǒng)設(shè)計(jì)流程包括以下五個(gè)步驟。 6.SoC的優(yōu)點(diǎn)降 低 功 耗 ：SoC中的大量信號(hào)在片內(nèi)傳輸 減少系統(tǒng)體積： 把PCB上的多個(gè)芯片集成到一個(gè)芯片上 提 高 速 度 ：芯片內(nèi)部信號(hào)傳輸距離短 節(jié) 省 成 本：IP的復(fù)用可以在一定程度上降低成本 豐富系統(tǒng)功能： SoC內(nèi)部可以集成更多的功能元件和模塊7.可重

11、用設(shè)計(jì)面向一般性問(wèn)題設(shè)計(jì) 面向多種工藝設(shè)計(jì) 面向多種仿真器設(shè)計(jì) 面向標(biāo)準(zhǔn)接口設(shè)計(jì) 提供獨(dú)立的驗(yàn)證 驗(yàn)證要達(dá)到高度可信 對(duì)于IP核的應(yīng)用和限制給予全面說(shuō)明8.嵌入式IP核:指可編程IP模塊，主要是CPU與DSP，通用模塊則包括存儲(chǔ)器、存儲(chǔ)控制器，通用接口電路，通用功能模塊等。6.SoC的優(yōu)點(diǎn)9.SoC芯片設(shè)計(jì)的技術(shù)優(yōu)勢(shì)(1)芯片的工作速度SoC芯片中可以集成大量的存儲(chǔ)器，使大部分存取數(shù)據(jù)的工作集中在芯片內(nèi)部，極大地提高系統(tǒng)的性能。(2)芯片的功耗特性 SoC芯片功耗特性的優(yōu)越性主要體現(xiàn)在系統(tǒng)功耗上。功耗特性改善的主要因素同樣是在數(shù)據(jù)的傳輸方面。(3)系統(tǒng)的可靠性 SoC芯片將系統(tǒng)的大部分功能單元

12、集成在單芯片上，可以大大簡(jiǎn)化PCB的沒(méi)計(jì)，進(jìn)一步減少焊點(diǎn)的數(shù)量，提高系統(tǒng)可靠性。(4)芯片的生命周期與適用范圍 幾乎所有的SoC芯片都包含大量的可編程器件，如CPU與DSP，有些芯片的數(shù)據(jù)通路也是軟結(jié)構(gòu)，可以在外部通過(guò)設(shè)置寄存器改變運(yùn)算方式，其生命周期與應(yīng)用范圍都被大大地拓展了。9.SoC芯片設(shè)計(jì)的技術(shù)優(yōu)勢(shì)10.SoC設(shè)計(jì)平臺(tái)包括以下內(nèi)容：第一，一組IP，這些IP經(jīng)過(guò)投片檢驗(yàn)和測(cè)試，而且在平臺(tái)上使用過(guò)或者 經(jīng)過(guò)在平臺(tái)上的試驗(yàn)；第二，系統(tǒng)上運(yùn)行的軟件包；第三，支持芯片樣品設(shè)計(jì)和檢驗(yàn)的開(kāi)發(fā)系統(tǒng)等；每一個(gè)平臺(tái)都有明確的 硬件和軟件結(jié)構(gòu)，硬件結(jié)構(gòu)包括總線(xiàn)結(jié)構(gòu)、電源線(xiàn)的配置、時(shí)鐘 系統(tǒng)等，軟件結(jié)構(gòu)包括操

13、作系統(tǒng)、通信方式等。 11.可復(fù)用電路模塊庫(kù)應(yīng)該有以下6個(gè)特點(diǎn)：(1)良好的搜索機(jī)制：模塊庫(kù)有搜索引擎幾分類(lèi)，使設(shè)計(jì)人員可方便查找(2)完整的接口文檔和模塊接口：文檔應(yīng)該非常完整,設(shè)計(jì)人員在使用模塊時(shí)主要關(guān)心模塊的對(duì)外接口，內(nèi)部代碼是次要的. (3)嚴(yán)格的質(zhì)量標(biāo)準(zhǔn):模塊庫(kù)的質(zhì)量必須有嚴(yán)格的保證，每個(gè)庫(kù)單元在放入模塊庫(kù)之前都必須仔細(xì)地評(píng)價(jià)，保證其功能正確、文檔說(shuō)明完整.(4)良好的可適用性：有一種比較標(biāo)準(zhǔn)的模塊連接方式。(5)多種類(lèi)的存儲(chǔ)模塊(6)模塊庫(kù)的更新：適應(yīng)新的工藝流程與新的設(shè)計(jì)軟件10.SoC設(shè)計(jì)平臺(tái)包括以下內(nèi)容：設(shè) 計(jì) 方 法設(shè) 計(jì) 工 具設(shè) 計(jì) 特 點(diǎn)第一代CAD（computer

14、 aided design）16位小型機(jī)以交互式圖形編輯和設(shè)計(jì)規(guī)則檢查為特點(diǎn)的物理級(jí)設(shè)計(jì)第二代CAE（computer-aided engineering）工程工作站（32位）較完整的設(shè)計(jì)系統(tǒng)：邏輯圖輸入、測(cè)試碼生成、邏輯模擬、版圖設(shè)計(jì)、版圖編輯驗(yàn)證于一體第三代HDL兩種語(yǔ)言：VHDLVerilog HDL引入行為綜合和邏輯綜合工具,采用較高的抽象層次設(shè)計(jì)、并按層次式方法進(jìn)行管理,大大提高處理復(fù)雜設(shè)計(jì)的能力12.SOC設(shè)計(jì)方法、設(shè)計(jì)工具的演變過(guò)程設(shè) 計(jì) 方 法設(shè) 計(jì) 工 具設(shè) 計(jì) 特 點(diǎn)13.電學(xué)規(guī)則檢查一般性錯(cuò)誤(a)開(kāi)路 (b)短路：(c)接觸孔浮空(d)特定層上圖形錯(cuò)連(e)器件電極錯(cuò)連

15、(f)器件的某種電極所連節(jié)點(diǎn)數(shù)不合理(g)一節(jié)點(diǎn)連接的電極數(shù)不合理14.常用的數(shù)據(jù)格式有：Calma GDS格式，CIF格式(Caltech Intermediate Format)PG格式(Pattern Generator Data Format) 15.CMOS門(mén)陣列電路設(shè)計(jì)流程(1)提出邏輯圖(2)邏輯的重構(gòu) (3)計(jì)算管腳數(shù)和陣列單元數(shù) (4)選擇合適的門(mén)陣列器件型號(hào)13.電學(xué)規(guī)則檢查一般性錯(cuò)誤16.版圖與電路圖一致性檢查的對(duì)比檢查結(jié)構(gòu)單元 MOS簡(jiǎn)單串并聯(lián)結(jié)構(gòu)PUP 并聯(lián)上拉 （上接電源）SUP 串聯(lián)上拉 （上接電源）PDW 并聯(lián)下拉 （下接地） SDW 串聯(lián)下拉 （下接地）PMI

16、D 并聯(lián)中段 （并聯(lián)傳輸門(mén)）SMID 串聯(lián)中段 （串聯(lián)傳輸門(mén)） MOS 復(fù)聯(lián)結(jié)構(gòu) PUPI 內(nèi)層并聯(lián)上拉 SUPI 內(nèi)層串聯(lián)上拉 PDWI 內(nèi)層并聯(lián)下拉 SDWI 內(nèi)層串聯(lián)下拉16.版圖與電路圖一致性檢查的對(duì)比檢查結(jié)構(gòu)單元 17.固定門(mén)陣列:指門(mén)陣列芯片中陣列的行數(shù)、列數(shù)、每行的門(mén)數(shù)，以及四周 的I/O單元數(shù)等均為固定的結(jié)構(gòu)。18.標(biāo)準(zhǔn)單元法與門(mén)陣列法在設(shè)計(jì)流程上的比較:(1)在門(mén)陣列法中邏輯圖是轉(zhuǎn)換成門(mén)陣列所具有的單元或宏單元，而標(biāo)準(zhǔn)單元法則轉(zhuǎn)換成標(biāo)準(zhǔn)單元庫(kù)中所具有的標(biāo)準(zhǔn)單元。 (2)門(mén)陣列設(shè)計(jì)時(shí)首先要選定某一種門(mén)復(fù)雜度的基片，布局和布線(xiàn)是在最大的門(mén)數(shù)目、最大的壓焊塊數(shù)目、布線(xiàn)通道的間距都確

17、定的前提下進(jìn)行的。標(biāo)準(zhǔn)單元法則不同，它的單元數(shù)、壓焊塊數(shù)取決于具體設(shè)計(jì)的要求，布線(xiàn)通道間距可變. (3)門(mén)陣列設(shè)計(jì)時(shí)所需定制的掩膜版只有24塊，而標(biāo)準(zhǔn)單元設(shè)計(jì)后需要定制所有的各層掩膜版。19.標(biāo)準(zhǔn)單元具有以下三個(gè)特征：a.各單元具有相同的高度，可以有不同的寬度。b.單元的電源線(xiàn)和地線(xiàn)通常安排在單元的上下端，從單元的左右兩側(cè)同時(shí)出線(xiàn)，電源、地線(xiàn)在兩側(cè)的位置要相同，線(xiàn)的寬度要一致，以便單元間電源、地線(xiàn)的對(duì)接。 c.單元的輸入/輸出端安排在單元的上下兩邊，要求至少有一個(gè)輸入端或輸出端可以在單元的上邊和下邊兩個(gè)方向引出。引線(xiàn)具有上下出線(xiàn)能力的目的是為了線(xiàn)網(wǎng)能夠穿越單元。20.標(biāo)準(zhǔn)單元3種描述方式： 單

18、元的邏輯符號(hào)（L ） 單元的拓?fù)浒鎴D（O ） 單元的掩膜版圖（A）17.固定門(mén)陣列:指門(mén)陣列芯片中陣列的行數(shù)、列數(shù)、每行的門(mén)數(shù)21.易測(cè)試邏輯的特點(diǎn)： 容易產(chǎn)生測(cè)試矢量 盡量小的測(cè)試矢量集 容易實(shí)現(xiàn)故障定位 附加電路盡可能少 附加電路引出線(xiàn)盡可能少22.生成測(cè)試矢量包括的三個(gè)環(huán)節(jié)：為了能夠反映在電路內(nèi)部節(jié)點(diǎn)所存在的故障，必須對(duì)該節(jié)點(diǎn)設(shè)置正常邏輯值，設(shè)置的正常邏輯值應(yīng)為假設(shè)的故障值的非量。為了能夠?qū)⒐收闲?yīng)傳播到某個(gè)原始輸出，則沿著故障傳播路徑的所有邏輯門(mén)必須被選通，也就是使它們處于開(kāi)放狀態(tài)，這被稱(chēng)為敏化。根據(jù)反映故障和傳播故障的要求設(shè)置的節(jié)點(diǎn)信號(hào)值必須對(duì)應(yīng)到原始輸入端的信號(hào)。23.設(shè)計(jì)失效：由

19、于電路設(shè)計(jì)或采用的工藝參數(shù)處于臨界狀態(tài)而造成的。消除這種失效的惟一辦法是在最?lèi)毫拥臈l件下(如高溫、低電源電壓等)進(jìn)行篩選，或重新設(shè)計(jì)電路，或在更穩(wěn)定的工藝下制造該電路。24：工藝失效是由于圓片制造過(guò)程中的缺陷造成。這可能是氧化層中的針孔，或由于掩模上存在灰塵斑點(diǎn)；或金屬可能有劃痕、縫隙及短路；也可能在壓焊塊上有污染物或鈍化物。25：封裝相關(guān)的失效是由于將一個(gè)原本是好的管芯裝入管殼里的過(guò)程中所造成的缺陷。這包括連線(xiàn)問(wèn)題、管芯粘貼不牢或管殼的機(jī)械性能不好等。26：測(cè)試失效是由于沒(méi)有正確地進(jìn)行測(cè)試或沒(méi)有足夠的保護(hù)余量而造成的。21.易測(cè)試邏輯的特點(diǎn)：27.溫度循環(huán)測(cè)試 ：(temperature cycle)在不加電的情況下，交替地加熱和冷卻電路。這種熱沖擊將使處于臨界故障的封裝破裂，存在管芯粘貼故障的管芯從管腔脫落等28.持續(xù)加速度測(cè)試 (constant acceleration)將密封前的電路放在離心力相當(dāng)于30 000倍的重力下測(cè)試，這項(xiàng)測(cè)試主要是檢測(cè)焊絲壓焊、封裝和管芯粘貼的完整性29. 集成注入邏輯結(jié)構(gòu)的特點(diǎn)：a.由一個(gè)橫向pnp管和一個(gè)倒置縱向npn管合并而成。b.單端輸入，單端或多端輸出的倒相器。c.npn管倒置，處于反向工作狀態(tài)。 d.各npn管中發(fā)射極En都接地，各單元電路不需要隔離。e.每個(gè)單元電路中npn管和pnp管兩對(duì)電極