存儲層次匯總課件

1、第五章 存儲層次第五章 存儲層次5.7 主存存儲器的訪問源取指令、取操作數(shù)、寫操作數(shù)和I/O存儲器性能指標容量、速度和每位價格訪問時間（Access Time)存儲周期（Cycle Time)種類：DRAM和SRAMAmdahl經(jīng)驗規(guī)則容量隨CPU速度的提高而線性增加，實際情況 容量60% per year，而性能7% per year，差距是顯然的根據(jù)A-定律，如果忽略計算的一個部分，而去努力提高其余部分的速度，其收效甚微。解決存儲器頻帶問題的三種途徑：多個存儲器并行工作，設置各種緩沖器，Cache存儲系統(tǒng)TimeAccess TimeCycle Time5.7 主存存儲器的訪問源TimeA

2、ccess TimeSimple: CPU, Cache, Bus, Memory same width (32 bits)Interleaved: CPU, Cache, Bus 1 word: Memory N Modules(4 Modules); example is word interleavedWide: CPU/Mux 1 word; Mux/Cache, Bus, Memory N words (Alpha: 64 bits & 256 bits)三種存儲器組織方式Simple: Interleaved: Wide: 三種存提高主存性能的方法增大存儲器的寬度（并行訪問存儲器）

3、最簡單直接的方法優(yōu)點：簡單、直接，可有效增加帶寬缺點增加了CPU與存儲器之間的連接通路的寬度，實現(xiàn)代價提高主存容量擴充時，增量應該是存儲器的寬度寫操作問題（部分寫操作）沖突問題取指令沖突，遇到程序轉(zhuǎn)移時，一個存儲周期中讀出的n條指令中，后面的指令將無用讀操作數(shù)沖突。一次同時讀出的幾個操作數(shù)，不一定都有用寫操作沖突。這種并行訪問，必須湊齊n個字之后一起寫入。如果只寫一個字，必須先把屬于同一個存儲字的數(shù)據(jù)讀到數(shù)據(jù)寄存器中，然后在地址碼的控制下修改其中一個字，最后一起寫。讀寫沖突。當要讀寫的字在同一個存儲字內(nèi)時，無法并行操作。沖突的原因提高主存性能的方法增大存儲器的寬度（并行訪問存儲器）沖突的原因從

4、存儲器本身看，主要是地址寄存器和控制邏輯只有一套。如果有n個獨立的地址寄存器和n套讀寫控制邏輯，那么第3，4種沖突自然解決，第1、2種沖突也會有所緩解。沖突的原因從存儲器本身看，主要是地址寄存器和控制邏輯只有一套Access Pattern without Interleaving:Start Access for D1CPUMemoryStart Access for D2D1 availableAccess Pattern with 4-way Interleaving:Access Bank 0Access Bank 1Access Bank 2Access Bank 3We can A

5、ccess Bank 0 againCPUMemoryBank 1MemoryBank 0MemoryBank 3MemoryBank 2Increasing Bandwidth - InterleavingAccess Pattern without Interle采用簡單的多體交叉存儲器一套地址寄存器和控制邏輯存儲器芯片組織為多個體（Bank）存儲體的寬度，通常為一個字，不需要改變總線的寬度目的：在總線寬度不變的情況下，完成多個字的并行讀寫P234 例5.14存儲器中所包含的體數(shù)，為避免訪問沖突，基本原則為：體的數(shù)目 = 訪問體中一個字所需的時鐘周期數(shù)例如：某一向量機的存儲系統(tǒng)，CPU發(fā)出

6、訪存請求10個時鐘周期后，CPU將從存儲體0得到一個字，隨后體0開始讀該存儲體的下一個字，而CPU依次從其余7個存儲體中得到后繼的7個字。在第18個周期，CPU 將需要存儲體0提供下一個字，但該字要到第20個時鐘周期才被讀出，CPU只好等待。缺陷：不能對單個體單獨訪問，對解決沖突沒有幫助，邏輯上是一種寬存儲器，對各個存儲體的訪問被安排在不同的時間段采用簡單的多體交叉存儲器一套地址寄存器和控制邏輯獨立存儲體目的：可對單個存儲體獨立操作多處理機系統(tǒng)I/OCPU （hit under n misses, 非阻塞Cache)思路：有多個存儲控制器，每個體有獨立的地址線，可能有獨立的數(shù)據(jù)線多體交叉方式中

7、訪存操作和數(shù)據(jù)傳送重疊；獨立存儲體完全重疊獨立存儲體方式與多體交叉方式的結(jié)合主存系統(tǒng)由若干獨立存儲體構成獨立存儲體內(nèi)，按多體交叉方式組織獨立存儲體目的：可對單個存儲體獨立操作避免存儲體沖突存儲體沖突：兩個訪問請求訪問同一個體關鍵問題：地址映射方法（1） 體號 地址 MOD 體數(shù) 體內(nèi)地址 地址 / 體數(shù)（2）體號 地址 MOD 體數(shù) 當存儲體數(shù)為素數(shù)且為2*n 1時， 體內(nèi)地址 地址 MOD 存儲體中的字數(shù) P238 表5.11要求：體號和體內(nèi)地址計算盡量簡單。避免存儲體沖突存儲體沖突：兩個訪問請求訪問同一個體典型的DRAM組織rowdecoderrowaddressColumn Select

8、or & I/O CircuitsColumnAddressdataRAM Cell Arrayword (row) selectbit (data) linesRow and Column Address together: Select 1 bit a timeEach intersection representsa 1-T DRAM Cell典型的DRAM組織rrowColumn Selector &DRAM專用交叉結(jié)構Nibble RAS, then CAS, next CAS, next CASPage RAS then any CASStatic Column 不需要CAS信號R

9、AMBUS和Synchronous DRAMDRAM專用交叉結(jié)構Nibble RAS, then Fast Page Mode OperationRegular DRAM Organization:N rows x N column x M-bitRead & Write M-bit at a timeEach M-bit access requiresa RAS / CAS cycleFast Page Mode DRAMN x M “SRAM” to save a rowAfter a row is read into the registerOnly CAS is needed to a

10、ccess other M-bit blocks on that rowRAS_L remains asserted while CAS_L is toggledN rowsN colsDRAMColumnAddressM-bit OutputM bitsN x M “SRAM”RowAddressARow AddressCAS_LRAS_LCol AddressCol Address1st M-bit AccessCol AddressCol Address2nd M-bit3rd M-bit4th M-bitFast Page Mode OperationRegula5.8 虛擬存儲器基本

11、原理允許應用程序的大小，超過主存容量。目的是提高存儲系統(tǒng)的容量幫助OS進行多進程管理每個進程可以有自己的地址空間提供多個進程空間的保護可以將多個邏輯塊映射到共享的物理存儲器上靜態(tài)重定位和動態(tài)重定位應用程序運行在虛地址空間虛實地址轉(zhuǎn)換對用戶是透明的虛擬存儲管理的是主存輔助存儲器這個層面上失效：頁失效或地址失效塊：頁或段5.8 虛擬存儲器基本原理允許應用程序的大小，超過主存容量存儲層次匯總課件Cache與VM的區(qū)別目的不同Cache是為了提高訪存速度VM是為了提高存儲容量替換的控制者不同Cache失效由硬件處理VM的頁失效通常由OS處理一般頁失效開銷很大，因此替換算法非常重要地址空間VM空間由CP

12、U的地址尺寸確定Cache的大小與CPU地址尺寸無關下一級存儲器Cache下一級是主存VM下一級是磁盤，大多數(shù)磁盤含有文件系統(tǒng)，文件系統(tǒng)尋址與主存不同，它通常在I/O空間中，VM的下一級通常稱為SWAP空間 Cache與VM的區(qū)別目的不同虛擬存儲器頁式管理的典型參數(shù)與Cache的比較從表中看 （與Cache參數(shù)相比）除了失效率較低，其他參數(shù)都比Cache大虛擬存儲器頁式管理的典型參數(shù)與Cache的比較從表中看 （與頁式管理和段式管理VM可分為兩類：頁式和段式頁式：每頁大小固定段式：每段大小不等兩者區(qū)別：P241 表5.31 GCGarbage Collector頁式管理和段式管理VM可分為兩類

13、：頁式和段式存儲層次匯總課件VM的四個問題 (1/2)映象規(guī)則選擇策略：低失效率和復雜的映象算法，還是簡單的映射方法，高失效率由于失效開銷很大，一般選擇低失效率方法，即全相聯(lián)映射查找算法用附加數(shù)據(jù)結(jié)構固定頁大小用頁表VPN PPNTag標識該頁是否在主存可變長段 段表段表中存放所有可能的段信息段號 段基址 再加段內(nèi)偏移量可能由許多小尺寸段頁表頁表中所含項數(shù)：一般為虛頁的數(shù)量功能: VPNPPN，方便頁重新分配，有一位標識該頁是否在內(nèi)存VM的四個問題 (1/2)映象規(guī)則頁表項問題按虛頁的數(shù)量設置頁表大小，可能頁表非常大例如32位虛地址，4KB / 頁，頁表項需要 4GB/4KB項需要頁大小與頁表

14、項數(shù)目的平衡問題另一方案：反向頁表基本思路：頁表反映物理頁的數(shù)目，而不是虛擬頁的數(shù)目用Hash表 完成虛擬頁號到物理頁號的轉(zhuǎn)換通過比較Tag確定是否是所需的PN如果是，再檢測其是否在內(nèi)存如果不是：則從硬盤上查找全部頁表隱含問題：可能需要兩次訪問硬盤頁表項問題按虛頁的數(shù)量設置頁表大小，可能頁表非常大VM的四個問題（2/2)替換規(guī)則LRU是最好的但真正的LRU方法，硬件代價較大用硬件簡化，通過OS來完成為了幫助OS尋找LRU頁，每個頁面設置一個 use bit當訪問主存中一個頁面時，其use bit置位OS定期復位所有使用位，這樣每次復位之前，使用位的值就反映了從上次復位到現(xiàn)在的這段時間中，哪些頁

15、曾被訪問過。當有失效沖突時，由OS來決定哪些頁將被換出去。寫策略總是用寫回法，因為訪問硬盤速度很慢。VM的四個問題（2/2)替換規(guī)則存儲層次匯總課件頁面大小的選擇頁面選擇較大的優(yōu)點減少了頁表的大小如果局部性較好，可以提高命中率頁面選擇較大的缺點內(nèi)存中的碎片較多，內(nèi)存利用率低進程啟動時間長失效開銷加大頁面大小的選擇頁面選擇較大的優(yōu)點Alpha VPNPPNAlpha VPNPPNTLB （Translation look-aside Buffer)頁表一般很大，存放在主存中。導致每次訪存可能要兩次訪問主存，一次讀取頁表項，一次讀寫數(shù)據(jù)解決辦法：采用 TLBTLB存放近期經(jīng)常使用的頁表項，是整個頁表的部分內(nèi)容的副本?；拘畔ⅲ?VPN#PPN#Protection Field#use bit # dirty bitOS修改頁表項時，需要刷新TLB，或保證TLB中沒有該頁表項的副本P244 圖5.25 ALPHA 21064 的地址轉(zhuǎn)換過程TLB必須在片內(nèi)速度至關重要TLB過小，意義不大TLB過大，代價較高相聯(lián)度較高（容量?。㏕LB （Translation look-aside BuTLB的典型參數(shù)block size - same as a page tabl