電子技術基礎(數(shù)字部分)總復習概要課件

1、2022/10/141總復習2022/10/111總復習2022/10/142一、不同進制的計算及轉換1、二進制（Binary） - 逢二進一數(shù)碼：0 ，1位權：（1）二-十轉換：將二進制數(shù)按位權展開后相加（2）十-二轉換：整數(shù)的轉換-連除法除基數(shù) 得余數(shù) 作系數(shù)從低位到高位數(shù)字邏輯基礎2022/10/112一、不同進制的計算及轉換1、二進制（B2022/10/1432、十六進制 (Hexadecimal) -逢十六進一數(shù)碼：0 9 , A(10) , B(11) , C(12) , D(13) , E(14) , F(15)位權：（1）二-十六轉換：每 4 位二進制數(shù)相當一位 16 進制數(shù)（

2、2）十六-二轉換：每位 16 進制數(shù)換為相應的 4 位二進制數(shù)2022/10/1132、十六進制 (Hexadecimal2022/10/1443、8421BCD碼=（01111000111B = 7 1 D0001）8421BCD2022/10/1143、8421BCD碼=（01111002022/10/145三、邏輯代數(shù)加運算:0+0=0 ，0+1=1 ，1+0=1，1+1=1乘運算:00=0 01=0 10=0 11=1非運算:1 、基本定律2022/10/115三、邏輯代數(shù)加運算:0+0=0 ，02022/10/1462、常用化簡公式(1)A+AB=AA(A+B)=A(2)(3)(4)

3、(5)德 摩根 (De Morgan)定理：2022/10/1162、常用化簡公式(1)A+AB=AA(2022/10/1473、邏輯函數(shù)的化簡形式最簡與或式 最簡與非-與非式核心乘積項（與項）的個數(shù)最少；變量的個數(shù)最少。標準與或式，標準與非-與非式如何變換呢？2022/10/1173、邏輯函數(shù)的化簡形式最簡與或式 2022/10/1484、卡諾圖化簡法（1）卡諾圖的引出 卡諾圖：將n變量的全部最小項都用小方塊表示，并使具有邏輯相鄰的最小項在幾何位置上也相鄰地排列起來，所得到的圖形叫n變量的卡諾圖。邏輯相鄰：如果兩個最小項只有一個變量互為反變量，那么，就稱這兩個最小項在邏輯上相鄰。如最小項m6

4、=ABC、與m7 =ABC 在邏輯上相鄰m7m62022/10/1184、卡諾圖化簡法（1）卡諾圖的引出 2022/10/149（2）化簡的步驟 a、將邏輯函數(shù)寫成最小項表達式。 b、按最小項表達式填卡諾圖，凡式中包含的最小項，其對應方格填1，其余方格填0。 c、合并最小項，即將循環(huán)相鄰的1方格圈成一組（包圍圈），每一組含2n個方格（最小項），對應每個包圍圈寫出一個新的乘積項。d、將所有包圍圈對應乘積項相加。2022/10/119（2）化簡的步驟 a、將邏輯函數(shù)寫成最2022/10/1410利用圖形法化簡函數(shù)例解(1) 畫函數(shù)的卡諾圖ABCD00011110000111101111111111

5、(2) 合并最小項： 畫包圍圈(3) 寫出最簡與或 表達式2022/10/1110利用圖形法化簡函數(shù)例解(1)2022/10/1411數(shù)字系統(tǒng)組合邏輯電路：時序邏輯電路：無記憶功能，僅由門電路構成有記憶功能，構成基本單元是觸發(fā)器分析設計由門電路構成由集成組件構成用門電路實現(xiàn)用集成組件實現(xiàn)分析設計由觸發(fā)器構成由集成組件構成用觸發(fā)器實現(xiàn)用集成組件實現(xiàn)2022/10/1111數(shù)字系統(tǒng)組合邏輯電路：時序邏輯電路：組合邏輯電路任一時刻的穩(wěn)定輸出僅決定于該時刻的輸入，叫組合邏輯電路，簡稱組合電路。組合邏輯電路.XL組合邏輯電路的一般框圖Li = f (X1, X2 , , Xn ) (i=1, 2, ,

6、m)結構特征:1、輸出、輸入之間沒有反饋延遲通路，2、不含記憶單元，僅由門電路構成組合邏輯電路任一時刻的穩(wěn)定輸出僅決定于該時刻的輸入，叫組合邏2022/10/1413 實現(xiàn)基本邏輯運算和常用復合邏輯運算的單元電路與 或 非 與 非 或 非 異或同或與 門或 門非 門與 非 門或 非 門異或門同或門作用：是用以實現(xiàn)邏輯關系的電子電路，與基本邏輯關系相對應。門(電子開關)滿足條件時，電路允許信號通過 開關接通 。開門狀態(tài)：封鎖狀態(tài)：條件不滿足時，信號通不過 開關斷開 。1、門電路的概念一、基本單元-門電路2022/10/1113 實現(xiàn)基本邏輯運算和常用復合邏輯運算2022/10/1414基本邏輯關

7、系小結與&ABYABY1或非1YAY=ABY=A+B與非&ABY或非ABY1異或=1ABYY= ABY= AB+ AB2022/10/1114基本邏輯關系小結與&ABYABY12022/10/14152、TTL與非門的輸入負載特性（1）Ron 開門電阻（2.5 k） 保證TTL與非門導通，輸出為標準低電平時，所允許的Ri的最小值。即： ，輸入為高電平（2） Roff 關門電阻（ 0.8 k）即：當 Ri 為 0 .8 k 以下電阻時 , 輸入端相當于低電平。 保證TTL與非門關閉，輸出為標準高電平時，所允許的Ri的最大值。&A2022/10/11152、TTL與非門的輸入負載特性（1）2022

8、/10/1416練習 寫出圖中所示各個門電路輸出端的邏輯表達式。TTLCMOS&A100100k= 1&A100100k= 1= 12022/10/1116練習 寫出圖中所示各個門電路輸出2022/10/1417（1） OC門TTLYAB&+V CCRC OC 門必須外接負載電阻和電源才能正常工作。4、三種特殊的門電路 特點：OC門可以實現(xiàn)“線與”功能。 邏輯符號2022/10/1117（1） OC門TTLYAB&+2022/10/1418（2） OD門CMOSYAB&+V DDRD OD 門必須外接負載電阻和電源才能正常工作。 特點：OD門可以實現(xiàn)“線與”功能。 邏輯符號2022/10/11

9、18（2） OD門CMOSYAB&2022/10/1419（3） 三態(tài)門邏輯符號ABCS & L EN高電平使能=高阻狀態(tài)與非邏輯 ZL ABLCS = 0_CS =12022/10/1119（3） 三態(tài)門邏輯符號ABCS & CMOS電壓傳輸特性和電流傳輸特性VTN電壓傳輸特性CMOS電壓傳輸特性和電流傳輸特性VTN電壓傳輸特性2022/10/1421多余輸入端的處理措施 集成邏輯門電路在使用時，一般不讓多余輸入端懸空，以防止干擾信號的引入。對多余輸入端的處理以不改變電路的工作狀態(tài)（邏輯關系）及穩(wěn)定可靠為原則。 對于與非門，一般可將多余輸入端通過上拉電阻（13K）接電源正極，或者與其他輸入端

10、并聯(lián)。 對于或非門，一般可將多余輸入端通過一限流電阻（100）接地，或者與其他輸入端并聯(lián)。 2022/10/1121多余輸入端的處理措施 2022/10/1422二、組合邏輯電路的分析分析步驟：2. 用邏輯代數(shù)或卡諾圖對邏輯函數(shù)進行化簡。3. 列出輸入輸出狀態(tài)表(真值表)并得出結論。電路 結構輸入輸出之間的邏輯關系1. 由給定的邏輯圖逐級寫出邏輯關系表達式。2022/10/1122二、組合邏輯電路的分析分析步驟：2.2022/10/1423 把二進制碼按一定的規(guī)律編排（如8421碼、格雷碼等），使每組代碼具有一特定的含義（代表某個數(shù)或控制信號）稱編碼。1、編碼器實現(xiàn)編碼操作的電路稱為編碼器。如

11、：8421BCD碼中，用1000表示數(shù)字8如BCD編碼器：將10個編碼輸入信號分別編成10個4位碼輸出。 編碼器的邏輯功能：能將每一個編碼輸入信號變換為不同的二進制的代碼輸出。三、常用組合邏輯功能器件2022/10/1123 把二進制碼按一定的規(guī)律編排（如2022/10/1424二進制編碼器二十進制編碼器分類：普通編碼器優(yōu)先編碼器2nn104或 普通編碼器：任何時候只允許輸入一個有效編碼信號，否則輸出就會發(fā)生混亂。 優(yōu)先編碼器：允許同時輸入兩個以上的有效編碼信號。當同時輸入幾個有效編碼信號時，優(yōu)先編碼器能按預先設定的優(yōu)先級別，只對其中優(yōu)先權最高的一個進行編碼。2022/10/1124二進制編碼

12、器二十進制編碼器分類：普2022/10/1425優(yōu)先編碼：允許幾個信號同時輸入，但只對優(yōu)先級別最高的進行編碼。優(yōu)先順序：I7 I0編碼表輸 入輸 出 I7 I6 I5 I4 I3 I2 I1 I0 Y2 Y1 Y0 1 1 1 1 0 1 1 1 0 0 0 1 1 0 1 0 0 0 1 1 0 0 0 0 0 0 1 0 1 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 1 0 0 03 位二進制優(yōu)先編碼器2022/10/1125優(yōu)先編碼：允許幾個信號同時輸入，但只2022/10/1426優(yōu)先順序：I7 I0編碼表輸 入輸 出

13、I7 I6 I5 I4 I3 I2 I1 I0 Y2 Y1 Y0 1 1 1 1 0 1 1 1 0 0 0 1 1 0 1 0 0 0 1 1 0 0 0 0 0 0 1 0 1 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 1 0 0 0若輸出低電平有效呢？0 0 00 0 10 1 00 1 1 1 0 01 0 11 1 01 1 12022/10/1126優(yōu)先順序：I7 I0編碼表輸 2、譯碼器譯碼：譯碼是編碼的逆過程，它能將二進制碼翻譯成代表某一特定含義的信號。譯碼器：具有譯碼功能的邏輯電路稱為譯碼器。例如：二進制譯碼器

14、 (Binary Decoder) 輸入 n 位二進制代碼A0Y0A1An-1Y1Ym-1二進制譯碼器輸出 m 個信號 m = 2n2、譯碼器譯碼：譯碼是編碼的逆過程，它能將二進制碼翻譯成代表74HC138(74LS138)集成譯碼器 引腳圖邏輯圖74HC138(74LS138)集成譯碼器 引腳圖邏輯圖29 譯碼器輸出： 地址變量全部最小項。邏輯函數(shù)可表示為最小項之和。29 譯碼器輸出：邏輯函數(shù)可表示為最小項之和。3、數(shù)據(jù)分配器和數(shù)據(jù)選擇器從一組數(shù)據(jù)中選擇一路信號進行傳輸?shù)碾娐?，稱為數(shù)據(jù)選擇器。 將 1 路輸入數(shù)據(jù)，根據(jù)需要分別傳送到 m 個輸出端，稱為數(shù)據(jù)分配器器。其中： n 位地址碼對 應

15、m = 2n 個輸出端其中： n 位地址碼對 應2n 個輸入數(shù)據(jù)3、數(shù)據(jù)分配器和數(shù)據(jù)選擇器從一組數(shù)據(jù)中選擇一路信號進行傳輸?shù)?022/10/143174LS151集成8選1數(shù)據(jù)選擇器引腳排列圖功能示意圖VCC 地1324567816151413121110974LS151D4 D5 D6 D7 AB C D3 D2 D1 D0 YYS74151D7CD0ABSYY禁止使能A2 A0 地址端D7 D0 數(shù)據(jù)輸入端2022/10/113174LS151集成8選1數(shù)據(jù)選擇器引4、加法器（1）半加器兩個 1 位二進制數(shù)相加不考慮低位進位。（2） 全加器 兩個 1 位二進制數(shù)相加，考慮低位進位，并根據(jù)求

16、和結果給出該位的進位信號（3） 算數(shù)邏輯運算單元（ALU）可完成算數(shù)運算、邏輯運算、碼組變換功能4、加法器（1）半加器兩個 1 位二進制數(shù)相加不考慮低位進位2022/10/1433任務要求最簡單的邏輯電路設計步驟：（1）邏輯抽象：根據(jù)實際邏輯問題的因果關系確定輸入、輸出變量，并定義邏輯狀態(tài)的含義；（2）根據(jù)邏輯描述列出真值表；（3）由真值表寫出邏輯表達式;（5）畫出邏輯圖。（4）根據(jù)器件的類型,簡化和變換邏輯表達式四、組合邏輯電路的設計2022/10/1133任務要求最簡單的邏輯電路設計步驟：（2022/10/1434(1) 根據(jù) n = k - 1 確定數(shù)據(jù)選擇器的規(guī)模和型號(n 選擇器地址

17、碼，k 函數(shù)的變量個數(shù))(2) 寫出函數(shù)的標準與或式和選擇器輸出信號表達式(3) 對照比較確定選擇器各個輸入變量的表達式 (4) 根據(jù)采用的數(shù)據(jù)選擇器和求出的表達式畫出連線圖a、將使器件處于使能狀態(tài)b、地址信號A、 B、C作為函數(shù)的輸入變量c、處理數(shù)據(jù)輸入D0D7信號電平。邏輯表達式中有mi ,則相應Di =1，其他的數(shù)據(jù)輸入端均為0。1、用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)2022/10/1134(1) 根據(jù) n = k - 1 確2022/10/14352、用二進制譯碼器實現(xiàn)組合邏輯函數(shù)(1) 選擇集成二進制譯碼器(2) 寫函數(shù)的標準與非-與非式(3) 確認變量和輸入關系(4) 畫連線圖2022/

18、10/11352、用二進制譯碼器實現(xiàn)組合邏輯函數(shù)(時序邏輯電路 任何時刻電路的輸出，不僅和該時刻的輸入信號有關，而且還取決于電路原來的狀態(tài)。電路特點(1) 與時間因素 (CP) 有關；(2) 含有記憶性的元件(觸發(fā)器)。組合邏輯電 路存儲電路x1xiy1yjw1wkq1ql輸入輸出時序邏輯電路 任何時刻電路的電路特點(1) 與按時鐘控制方式：同步時序電路觸發(fā)器共用一個時鐘 CP，要更新狀態(tài)的觸發(fā)器同時翻轉。異步時序電路電路中所有觸發(fā)器沒有共用一個 CP。分類按時鐘控制方式：同步時序電路觸發(fā)器共用一個時鐘 CP，要更新2022/10/1438一、基本單元-觸發(fā)器 能夠存儲1位二值信號的基本單元電

19、路，是具有記憶功能的基本邏輯單元。輸出狀態(tài)不只與現(xiàn)時的輸入有關，還與原來的輸出狀態(tài)有關。1、觸發(fā)器的概念基本要求：（1）有兩個穩(wěn)定的狀態(tài)(0、1)，以正確表征存儲內(nèi)容；（2）能夠接收、保存和輸出信號。2022/10/1138一、基本單元-觸發(fā)器 能2022/10/14392、觸發(fā)器的分類（1）RS 型觸發(fā)器符號特性表R SQ n+1功能 0 0 0 1 1 0 1 1Q n10不用保持置1置0不許特性方程約束條件QQCPC11S IRS R2022/10/11392、觸發(fā)器的分類（1）RS 型觸發(fā)器2022/10/1440（2） JK 型觸發(fā)器符號特性表J KQ n+1功能 0 0 0 1 1

20、 0 1 1Q n01保持置0置1翻轉特性方程CP 下降沿時刻有效QQCPC11J IK J KQ n2022/10/1140（2） JK 型觸發(fā)器符號特性表J 2022/10/1441（3） D 型觸發(fā)器符號特性表特性方程CP 上升沿 時刻有效QQCPC11D D DQ n+1功能 0 0 1 1置 0置 12022/10/1141（3） D 型觸發(fā)器符號特性表特性方2022/10/14421、分析步驟時序電路時鐘方程驅(qū)動方程狀態(tài)表狀態(tài)圖時序圖CP觸發(fā)沿特性方程輸出方程狀態(tài)方程計算二、時序邏輯電路的分析2022/10/11421、分析步驟時序電路時鐘方程驅(qū)動方程2022/10/1443時序邏

21、輯問題邏輯抽象狀態(tài)轉換 圖（表）狀態(tài)化簡最簡狀態(tài) 轉換圖（表）電路方程式（狀態(tài)方程）求出驅(qū)動方程選定觸發(fā)器的類型邏輯電路圖檢查能否自啟動確定輸入、輸出變量和電路狀態(tài)數(shù)，并將電路狀態(tài)順序編號。狀態(tài)分配確定觸發(fā)器的數(shù)目n。為獲得時序電路所需的M個狀態(tài)，須取三、時序邏輯電路的設計2022/10/1143時序邏輯邏輯狀態(tài)轉換狀態(tài)最簡狀態(tài)電路2022/10/1444（1）邏輯方程式（2）狀態(tài)表邏輯功能唯一確定，但不能直接看出電路的功能。 反應輸出Z、次態(tài) 和電路的輸入X、現(xiàn)態(tài) 之間對應取值關系的表格。四、時序邏輯電路的表示方法2022/10/1144（1）邏輯方程式（2）狀態(tài)表邏輯功能2022/10/1

22、445（3）狀態(tài)圖（4）時序圖 反應時序邏輯電路狀態(tài)轉換規(guī)律及相應輸入、輸出取值關系的圖形。 描述時序電路的時鐘信號、輸入信號、輸出信號及電路的狀態(tài)轉換等時間上的對應關系。2022/10/1145（3）狀態(tài)圖（4）時序圖 2022/10/1446五、常用時序邏輯功能器件-計數(shù)器1、概念（3）計數(shù)器除了完成計數(shù)功能外，還可用于實現(xiàn)定時、分頻、產(chǎn)生節(jié)拍脈沖等特定功能。2、特點：（1）時鐘脈沖即為計數(shù)脈沖。（2）實現(xiàn)指定計數(shù)范圍內(nèi)計數(shù)所需要的狀態(tài)數(shù)目 稱為計數(shù)器的模 計數(shù)器是一種用來對輸入脈沖進行計數(shù)的時序邏輯電路。2022/10/1146五、常用時序邏輯功能器件-計2022/10/1447集成 4

23、 位二進制同步加法計數(shù)器74LS1611 2 3 4 5 6 7 816 15 14 13 12 11 10 974161VCC TC Q0 Q1 Q2 Q3 CET PECR CP D0 D1 D2 D3 CEP 地引腳排列圖邏輯功能示意圖74161Q0 Q1 Q2 Q3CEPPETCCPCETCR D0 D1 D2 D32022/10/1147集成 4 位二進制同步加法計數(shù)器742022/10/144874161的狀態(tài)表 輸 入 輸 出 注CR PE CEP CET CP D3 D2 D1 D0Q3n+1 Q2n+1 Q1n+1 Q0n+1 TC 0 1 0 d3 d2 d1d0 1 1

24、1 1 1 1 0 1 1 0 0 0 0 0 0 d3 d2 d1 d0 計 數(shù) 保 持 保 持 0清零置數(shù)2022/10/114874161的狀態(tài)表 2022/10/1449（1）方法用觸發(fā)器和門電路設計用集成計數(shù)器構成清零端置數(shù)端(同步、異步)（2） 設計舉例 用集成計數(shù)器74LS161構成七進制計數(shù)器。3、用集成計數(shù)器構成任意進制計數(shù)器用現(xiàn)有M進制計數(shù)器 構成N進制計數(shù)器。2022/10/1149（1）方法用觸發(fā)器和門電路設計用集成2022/10/1450/1/0/0/0/000000001001000110100/01000011001010111100110101011110011

25、0111101111/02022/10/1150/1/0/0/0/0000000012022/10/1451方法一：利用同步清零或置數(shù)端獲得 N 進制計數(shù)思 路：當 M 進制計數(shù)到 SN 1 后使計數(shù)回到 S0 狀態(tài)2. 求歸零邏輯表達式；1. 寫出狀態(tài) SN 1 的二進制代碼；3. 畫連線圖。步 驟：例 用4位二進制計數(shù)器 74161 ，利用反饋置數(shù)法構成七進制計數(shù)器。解：1. = 01102. 歸零表達式：3. 連線圖74161Q0 Q1 Q2 Q3CETPETCCPCEPD0 D1 D2 D3CR1&同步置零12022/10/1151方法一：利用同步清零或置數(shù)端獲得 N2022/10/1

26、452方法二：利用異步清零或置數(shù)端獲得 N 進制計數(shù) 當計數(shù)到 SN 時，立即產(chǎn)生清零或置數(shù)信號， 使返回 S0 狀態(tài)。（瞬間即逝）思 路：步 驟：1. 寫出狀態(tài) SN 的二進制代碼；2. 求歸零邏輯表達式；3. 畫連線圖。例 用4位二進制計數(shù)器 74LS161，利用反饋清零法構成七進制計數(shù)器。&狀態(tài)S7的作用：產(chǎn)生歸零信號異步清零74161Q0 Q1 Q2 Q3CETPETCCPCEPD0 D1 D2 D3CR112022/10/1152方法二：利用異步清零或置數(shù)端獲得 N2022/10/1453/1/0/0/0/000000001001000110100/01000011001010111

27、1001101010111100110111101111/0/02022/10/1153/1/0/0/0/0000000012022/10/1454555 定時器 是一種多用途的集成電路。只需外接少量阻容元件便可構成各種脈沖產(chǎn)生、整形電路，如施密特觸發(fā)器、單穩(wěn)態(tài)觸發(fā)器和多諧振蕩器等。55512348765雙極型 (TTL)電源: 4.5 16 V單極型 (CMOS)電源: 3 18 V帶負載能力強脈沖波形的產(chǎn)生與變換2022/10/1154555 定時器 是一種2022/10/1455電阻分壓器電壓比較器基本SR鎖存器輸出緩沖反相器集電極開路輸出三極管TvovICvI1vI2voC1C2+-+(1)(2)(3)(4)(5)(6)(7)RS&5 k 5 k 5 k &1RDVCC (8)G一、電路結構2022/10/1