電子科大課件VHDL2

1、數(shù)字集成電路的結(jié)構(gòu)特點(diǎn)（CMOS電路）MOS晶體管模型組合邏輯基本結(jié)構(gòu)邏輯單元的優(yōu)化設(shè)計(jì)組合單元的規(guī)模約束問(wèn)題時(shí)序邏輯的時(shí)間關(guān)系問(wèn)題數(shù)字集成電路的結(jié)構(gòu)特點(diǎn)（CMOS電路）MOS晶體管模型MOS晶體管模型典型尺度參數(shù)為：溝道寬度W、溝道長(zhǎng)度L，邏輯面積A；MOS晶體管模型典型尺度參數(shù)為：MOS晶體管電學(xué)模型典型參數(shù)為：導(dǎo)通電阻、柵極電容、漏極電容和源極電容MOS晶體管電學(xué)模型典型參數(shù)為：電學(xué)參數(shù)與尺度參數(shù)的關(guān)系在電路單元設(shè)計(jì)時(shí)，為了提高集成度，通常溝道長(zhǎng)度總是希望保持最小值，而溝道寬度卻可以進(jìn)行加長(zhǎng)；電學(xué)參數(shù)與尺度參數(shù)的關(guān)系在電路單元設(shè)計(jì)時(shí)，為了提高集成度，通CMOS基本電路結(jié)構(gòu)通常采用N網(wǎng)絡(luò)與

2、P網(wǎng)絡(luò)互補(bǔ)連接構(gòu)成：N網(wǎng)絡(luò)實(shí)現(xiàn)邏輯，并聯(lián)為“與”，串聯(lián)為“或”CMOS基本電路結(jié)構(gòu)通常采用N網(wǎng)絡(luò)與P網(wǎng)絡(luò)互補(bǔ)連接構(gòu)成：N網(wǎng)典型CMOS基本電路CMOS反相器 典型CMOS基本電路CMOS反相器 典型CMOS基本電路與非門(mén)和或非門(mén)典型CMOS基本電路與非門(mén)和或非門(mén)典型CMOS基本電路與或非結(jié)構(gòu)（AOI）典型CMOS基本電路與或非結(jié)構(gòu)（AOI）CMOS傳輸門(mén)（TG）電路采用N晶體管和P晶體管并接構(gòu)成，兩管的柵極接互補(bǔ)控制電平。CMOS傳輸門(mén)（TG）電路采用N晶體管和P晶體管并接構(gòu)成，兩CMOS傳輸門(mén)（TG）電路異或門(mén)MUX2 CMOS傳輸門(mén)（TG）電路異或門(mén)MUX2 基于CMOS傳輸門(mén)（TG）電路

3、異或門(mén)MUX2 基于CMOS傳輸門(mén)（TG）電路異或門(mén)MUX2 基于CMOS傳輸門(mén)（TG）電路MUX2 的應(yīng)用形式基于CMOS傳輸門(mén)（TG）電路MUX2 的應(yīng)用形式CMOS組合邏輯單元的設(shè)計(jì)優(yōu)化目標(biāo)：實(shí)現(xiàn)要求的邏輯功能；減少電路的時(shí)間延遲；降低電路功耗；提高電路集成度。CMOS組合邏輯單元的設(shè)計(jì)優(yōu)化目標(biāo)：最小晶體管所有設(shè)計(jì)尺度都采用版圖設(shè)計(jì)規(guī)則所能容許的最小尺度進(jìn)行設(shè)計(jì)。參數(shù)表征基本單位：設(shè)定對(duì)于NMOS的最小晶體管：溝道寬度W=1，導(dǎo)通電阻R=1，柵極電容Cg=1，邏輯面積A=1；最小晶體管所有設(shè)計(jì)尺度都采用版圖設(shè)計(jì)規(guī)則所能容許的最小尺度進(jìn)單元電路的時(shí)間延遲電路的時(shí)間延遲主要是由于隨著狀態(tài)的改

4、變，電路通過(guò)導(dǎo)通電阻為相關(guān)的電容充電和放電導(dǎo)致的。若導(dǎo)通電阻為R，連接到輸出端上的總電容為C，則延遲時(shí)間可以粗略表達(dá)為t=RC。單元電路的時(shí)間延遲電路的時(shí)間延遲主要是由于隨著狀態(tài)的改變，電單元電路的優(yōu)化基本單元電路主要指INV，NAND，NOR，AOI等；設(shè)計(jì)優(yōu)化主要有面積優(yōu)化和性能優(yōu)化兩種方案；單元電路的優(yōu)化基本單元電路主要指INV，NAND，NOR，A面積優(yōu)化的設(shè)計(jì)面積優(yōu)化設(shè)計(jì)時(shí)，所有晶體管的面積均采用最小晶體管形式?？梢圆捎妙A(yù)先制備的標(biāo)準(zhǔn)晶體管陣列形式進(jìn)行設(shè)計(jì)，只考慮晶體管之間的連線問(wèn)題，設(shè)計(jì)過(guò)程相對(duì)簡(jiǎn)單。面積優(yōu)化的設(shè)計(jì)面積優(yōu)化設(shè)計(jì)時(shí)，所有晶體管的面積均采用最小晶體面積優(yōu)化的特點(diǎn)邏輯單元

5、的邏輯面積就等于該單元所使用的晶體管數(shù)量。每個(gè)輸入端的輸入電容都等于2；每個(gè)輸出端的輸出電容等于該輸出端直接連接的晶體管數(shù)量乘以3。面積優(yōu)化的特點(diǎn)邏輯單元的邏輯面積就等于該單元所使用的晶體管數(shù)面積優(yōu)化的特點(diǎn)邏輯單元的輸出電阻取決于導(dǎo)通支路上串聯(lián)晶體管的數(shù)量。對(duì)于N管，導(dǎo)通電阻為1；對(duì)于P管，導(dǎo)通電阻為2。根據(jù)邏輯的不同以及輸出電平的不同，輸出電阻會(huì)有較大差異。面積優(yōu)化的特點(diǎn)邏輯單元的輸出電阻取決于導(dǎo)通支路上串聯(lián)晶體管的面積優(yōu)化的特點(diǎn) 邏輯面積 上升時(shí)間 下降時(shí)間 INV： 2 16 8NAND(n): 2n 6n+10 n(3n+5)NOR(n): 2n 3n+5 2n(3n+5) AOI(2

6、,2): 8 52 32AOI(3,3): 12 94 42假定扇出系數(shù)均為1進(jìn)行計(jì)算面積優(yōu)化的特點(diǎn) 邏輯面積 上升時(shí)間 面積優(yōu)化的問(wèn)題邏輯單元的輸出電阻可以有很大的變化，導(dǎo)致輸出端上升時(shí)間和下降時(shí)間的不一致；不同的邏輯單元也具有不同的輸出電阻，這使電路的時(shí)間性能設(shè)計(jì)顯得非常復(fù)雜。面積優(yōu)化的問(wèn)題邏輯單元的輸出電阻可以有很大的變化，導(dǎo)致輸出端性能優(yōu)化的設(shè)計(jì)性能優(yōu)化的要點(diǎn)是保持所有邏輯單元的輸出電阻為最小（都等于1），上升時(shí)間和下降時(shí)間能夠保持一致，在此情況下，延遲時(shí)間單純?nèi)Q于邏輯單元的電容。這一方案可以簡(jiǎn)化電路性能的設(shè)計(jì)，同時(shí)提高電路的速度。性能優(yōu)化的設(shè)計(jì)性能優(yōu)化的要點(diǎn)是保持所有邏輯單元的輸出電阻為最性能優(yōu)化的規(guī)則溝道長(zhǎng)度設(shè)置為最小尺度，通過(guò)調(diào)整溝道寬度使電阻一致。P管的寬度大于N管（=2）；當(dāng)n個(gè)晶體管串聯(lián)時(shí)，寬度應(yīng)該增加為n倍；溝道寬度增加時(shí)，相關(guān)電容和邏輯面積成比例增加。性能優(yōu)化的規(guī)則溝道長(zhǎng)度設(shè)置為最小尺度，通過(guò)調(diào)整溝道寬度使電阻一些典型邏輯器件的優(yōu)化設(shè)計(jì)一些典型邏輯器件的優(yōu)化設(shè)計(jì)一些典型邏輯器件的優(yōu)化設(shè)計(jì) 延遲時(shí)間 邏輯面積 INV： 12 3 NAND(n