數(shù)字邏輯電路與系統(tǒng)設(shè)計(jì)：第6章 常用時序邏輯功能器件

第6章常用時序邏輯功能器件在本章中，重點(diǎn)介紹計(jì)數(shù)器和寄存器，內(nèi)容包括；1.各種類型計(jì)數(shù)器和寄存器的電路組成;2.典型計(jì)數(shù)器和寄存器集成電路;3.計(jì)數(shù)器和寄存器的典型應(yīng)用;4.計(jì)數(shù)器和寄存器的VHDL描述。6.1計(jì)數(shù)器計(jì)數(shù)器功能:統(tǒng)計(jì)輸入脈沖的個數(shù)。

計(jì)數(shù)器除了直接用于計(jì)數(shù)外,還可以用于定時器、分頻器、程序控制器、信號發(fā)生器等多種數(shù)字設(shè)備中.計(jì)數(shù)器分類：按計(jì)數(shù)器中的觸發(fā)器是否同時翻轉(zhuǎn)分類：

同步計(jì)數(shù)器；異步計(jì)數(shù)器按計(jì)數(shù)器中數(shù)字的編碼方式分類：二進(jìn)制計(jì)數(shù)器；非二進(jìn)制計(jì)數(shù)器6.1.1異步計(jì)數(shù)器1.異步二進(jìn)制計(jì)數(shù)器電路組成和邏輯功能分析（以加法計(jì)數(shù)討論）二進(jìn)制加法計(jì)數(shù)時，各位碼的變化規(guī)律：每加1，最低位碼狀態(tài)改變一次；低位由‘1’變‘0’，本位須改變狀態(tài)。由下降邊沿觸發(fā)的JK觸發(fā)器（已轉(zhuǎn)換為T’觸發(fā)器）構(gòu)成的四位二進(jìn)制加法計(jì)數(shù)器:四位二進(jìn)制加法計(jì)數(shù)器波形圖12345678910111213141516010101010101010100011001100110011000001111000011110

00000000111111110CLKQ0Q1Q2Q3如將電路改為：1J1KC1RQQ1F0Q011J1KC1RQQF1Q11J1KC1RQQ1F2Q21J1KC1RQQ1F3Q3RDCLK即將前一級的Q端和后一級的CLK端相連，則輸出波形為：1234567891011121314151601010101010101010011001100110011000111100001111000001111111100000000CLKQ0Q1Q2Q3二進(jìn)制減法計(jì)數(shù)器波形圖（2）異步二進(jìn)制計(jì)數(shù)器的特點(diǎn)1）異步二進(jìn)制計(jì)數(shù)器可由T’觸發(fā)器構(gòu)成,觸發(fā)器之間串接,

低位觸發(fā)器的輸出,作為高位觸發(fā)器的時鐘.

當(dāng)采用下降邊沿觸發(fā)器時,如將Qi和CLKi+1相連,則構(gòu)成加法計(jì)數(shù)器;如將Qi和CLKi+1相連,則構(gòu)成減法計(jì)數(shù)器;

當(dāng)采用上升邊沿觸發(fā)器時,如將Qi和CLKi+1相連,則構(gòu)成減法計(jì)數(shù)器;如將Qi和CLKi+1相連,則構(gòu)成加法計(jì)數(shù)器;●用D觸發(fā)器構(gòu)成二進(jìn)制計(jì)數(shù)器的例子:1DC1QQF0Q0CLK1DC1QQF1Q11DC1QQF2Q21DC1QQF3Q3異步二進(jìn)制減法計(jì)數(shù)器問：為何種類型計(jì)數(shù)器2)異步二進(jìn)制計(jì)數(shù)器,由于觸發(fā)器的狀態(tài)翻轉(zhuǎn)是由低位向高位逐級進(jìn)行的，因此,計(jì)數(shù)速度較低.3)若CP脈沖的頻率為f,則Q0、Q1、Q2、Q3

輸出脈沖的頻率分別為f、f、f、f。常稱這種計(jì)數(shù)器為分頻器。1412181162.異步十進(jìn)制計(jì)數(shù)器(1)電路組成和邏輯功能分析由下降邊沿觸發(fā)的T’觸發(fā)器構(gòu)成的異步十進(jìn)制加法計(jì)數(shù)器:1J1KC1RQQ1F0Q011J1KC1RQQF1Q11J1KC1RQQ1F2Q21J1KC1RQQ1F3Q3CLK&12345678910CLKQQQ1Q2Q3十進(jìn)制計(jì)數(shù)器波形圖0000000100100011010001010110011110001001111011111100110110111010Q3Q2Q1Q0狀態(tài)圖有效狀態(tài)無效狀態(tài)(2)自啟動特性如果電路由于某種原因（例如受干擾影響）進(jìn)入無效狀態(tài)，但在若干個時鐘脈沖的作用下，能自動返回（直接或間接返回）到某個有效狀態(tài)，進(jìn)入有效循環(huán)，則稱該電路具有自啟動特性。否則就不具有自啟動特性。3.通用異步計(jì)數(shù)器集成電路屬二進(jìn)制計(jì)數(shù)器的有74LS93A、74HC93、74LS197等，它們均為4位計(jì)數(shù)器。這些計(jì)數(shù)器的共同特點(diǎn)是：

1)每個集成電路內(nèi)部有兩組彼此獨(dú)立的計(jì)數(shù)器，一組為模2計(jì)數(shù)器，另一組為模8計(jì)數(shù)器;2)通過外電路，將這兩組計(jì)數(shù)器相連，可構(gòu)成模16計(jì)數(shù)器，這類集成電路也稱為二—八—十六進(jìn)制計(jì)數(shù)器。屬中規(guī)模集成異步十進(jìn)制計(jì)數(shù)器的型號有74290、74176和74196等，這些計(jì)數(shù)器的共同特點(diǎn):

1)每個集成電路內(nèi)部有兩組彼此獨(dú)立的計(jì)數(shù)器，一組為模2計(jì)數(shù)器，另一組為模5計(jì)數(shù)器;2)通過外電路，將這兩組計(jì)數(shù)器相連，可構(gòu)成模10計(jì)數(shù)器，這類集成電路也稱為二—五—十進(jìn)制計(jì)數(shù)器。模5計(jì)數(shù)器74290邏輯功能：1）異步清零：R0(1)=R0(2)=1，且S9(1)·S9(2)=0

Q3Q2Q1Q0=00002）異步置9：R0(1)·R0(2)=0，且S9(1)=S9(2)=1

Q3Q2Q1Q0=10013）計(jì)數(shù)：R0(1)·R0(2)=0，且S9(1)·S9(2)=0*異步模5計(jì)數(shù)器電路工作原理:

11J1KC1QQFF1Q11J1KC1QQ1FF2Q21J1KC1QQ1FF3Q3CLK電路圖&(2)當(dāng)Q2Q1≠11時,J3=0,Q3將保持0狀態(tài)不變,J1=1不變.當(dāng)Q3=0時,Q3=1.FF1和FF2構(gòu)成異步二進(jìn)制加法計(jì)數(shù)器。在CLK脈沖的作用下,Q2Q1按00,01,10,11,00..變化.110001000(3)當(dāng)Q2Q1=11時,J3=1,在下一個CLK作用下,Q3將由0狀態(tài)變?yōu)?狀態(tài),同時J1變?yōu)?.這時,Q3Q2Q1=100,J1=J3=0。

(4)在上述條件下,在下一個CLK脈沖作用下,電路回到

Q3Q2Q1=000狀態(tài).完成一個循環(huán)周期.電路狀態(tài)圖：000001010011100Q3Q2Q1自啟動特性討論：當(dāng)Q3Q2Q1=101時，J3J1=00，則下一個狀態(tài)為010；(2)當(dāng)Q3Q2Q1=110時，J3J1=00，則下一個狀態(tài)為010；(3)當(dāng)Q3Q2Q1=111時，J3J1=10，則下一個狀態(tài)為000。11J1KC1QQFF1Q11J1KC1QQ1FF2Q21J1KC1QQ1FF3Q3CLK電路圖&電路能自啟動1010111111）將Q0和CLK1相連,計(jì)數(shù)脈沖從CLK0輸入,Q3Q2Q1Q0

輸出,構(gòu)成8421BCD碼計(jì)數(shù)器;74290構(gòu)成模10計(jì)數(shù)器Q0Q1Q2Q3DIV2DIV5&&R0(1)R0(2)S9(1)S9(2)CTRCLKCLK100000000100100011010001010110011110001001Q3Q2Q1Q02）將Q3和CLK0相連,計(jì)數(shù)脈沖從CLK1輸入,Q0Q3Q2Q1

輸出。構(gòu)成5421BCD碼計(jì)數(shù)器。

0000000100100011010010001001101010111100Q0Q3Q2Q1Q0Q1Q2Q3DIV2DIV5&&R0(1)R0(2)S9(1)S9(2)CTRCLK0CLK0兩片74290級聯(lián)實(shí)現(xiàn)模100計(jì)數(shù)器1.同步二進(jìn)制計(jì)數(shù)器6.1.2同步計(jì)數(shù)器電路組成和邏輯功能分析*同步二進(jìn)制加法計(jì)數(shù)器設(shè)計(jì)思想根據(jù)計(jì)數(shù)器的功能要求，n位二進(jìn)制計(jì)數(shù)器用n個存儲單元電路組成，存儲單元的狀態(tài)表示二進(jìn)制數(shù)，存儲單元由觸發(fā)器實(shí)現(xiàn)；

輸入脈沖將使各位觸發(fā)器的狀態(tài)按計(jì)數(shù)規(guī)律變化，即每輸入一個脈沖，由觸發(fā)器的狀態(tài)表示的二進(jìn)制數(shù)必須加1；由于是同步計(jì)數(shù)器，輸入脈沖將同步加到各觸發(fā)器的時鐘輸入端，因此只有通過控制觸發(fā)器的驅(qū)動信號來達(dá)到控制觸發(fā)器狀態(tài)的目的。二進(jìn)制計(jì)數(shù)規(guī)則：每加1，最低位改變一次狀態(tài)，高位的狀態(tài)是否改變，由低位是否計(jì)滿來決定。CLK:計(jì)數(shù)脈沖;Q3Q2Q1Q0:計(jì)數(shù)器的輸出狀態(tài);C:計(jì)數(shù)器的進(jìn)位標(biāo)志.1J1KC1F0QQ0T0=11J1KC1F1QQ1T11J1KC1F2QQ2T21J1KC1F0QQ3T3&&&CLKCG3G2G1Q3為高位;Q0為低位.T觸發(fā)器構(gòu)成的帶進(jìn)位標(biāo)志的四位同步二進(jìn)制加法計(jì)數(shù)器：演示計(jì)數(shù)器的驅(qū)動方程和輸出方程：T0=1T1=Q0T2=Q1Q0T3=Q2Q1Q0C=Q3Q2Q1Q0nnnnnnnnnn計(jì)數(shù)器的狀態(tài)方程：T觸發(fā)器的特性方程:Qn+1=TQn+TQn

=T⊕QnQn+1=QnQn+1=Qn

⊕

QnQn+1=Qn

⊕(QnQn)Qn+1=Qn

⊕(QnQnQn)00000111122233Q3Q2Q1Q0Q3Q2Q1Q0C000000010000100100001000110001101000010001010010101100011001110011110000100010010100110100101010110101111000110011010110111100111011110

111100001

QnQn+1狀態(tài)表CLK(2)同步二進(jìn)制加法計(jì)數(shù)器的特點(diǎn)由n

個觸發(fā)器構(gòu)成的同步二進(jìn)制加法計(jì)數(shù)器的模為2n,

沒有多余狀態(tài),狀態(tài)利用率最高;(2)用T觸發(fā)器構(gòu)成的同步二進(jìn)制加法計(jì)數(shù)器,其電路結(jié)構(gòu)有兩條規(guī)則:①T0=1;②Ti=Qi-1Qi-2…Q0(i≠0).(3)同步計(jì)數(shù)器工作速度快,這種計(jì)數(shù)器的最高工作頻率可達(dá)

fmax=1tPF+tPG2.同步十進(jìn)制計(jì)數(shù)器(1)電路組成和邏輯功能分析1J1KC1F0QQ011J1KC1F1QQ11J1KC1F2Q1J1KC1F0QCLKQQQQ3Q2Q&&&C≥1&&Q3Q0Q1Q0Q3Q0Q3Q0Q2Q1Q0驅(qū)動方程和輸出方程：T0=1T1=Q3Q0nnT2=Q1Q0nnT3=Q2Q1Q0+Q3Q0nnnnnC=Q3Q0nn電路狀態(tài)方程Q2=Q2⊕（Q1Q0）nnn+1nQ0=Q0n+1nQ3=Q3⊕（Q2Q1Q0+Q3Q0）nnnnnnn+1Q1=Q1⊕（Q3Q0）nnnn+1Q3Q2Q1Q0Q3Q2Q1Q0

C000000010000100100001000110001101000010001010010101100011001110011110000100010010100100001101010110101101101110011010110101001111011110111100101n+1n+1n+1n+1nnnn狀態(tài)表無效狀態(tài)同步十進(jìn)制加法計(jì)數(shù)器狀態(tài)圖有效狀態(tài)圈無效狀態(tài)無效狀態(tài)0000000100100011010001010110011110001001111011111100110110111010100000000000110Q3Q2Q1Q0/C/1（2）同步十進(jìn)制計(jì)數(shù)器設(shè)計(jì)目的：根據(jù)十進(jìn)制計(jì)數(shù)器的狀態(tài)表（即設(shè)計(jì)要求），求電路結(jié)構(gòu)圖（即驅(qū)動方程和輸出方程）。以T觸發(fā)器構(gòu)成8421BCD碼加法計(jì)數(shù)器為例討論1)列出8421BCD碼加法計(jì)數(shù)器的狀態(tài)表;2)根據(jù)8421BCD碼加法計(jì)數(shù)器的狀態(tài)表,列出各觸發(fā)器所需要的驅(qū)動信號;3)根據(jù)狀態(tài)表,求輸出方程和驅(qū)動方程并化簡;4)畫電路圖設(shè)計(jì)步驟:Q3Q2Q1Q0Q3Q2Q1Q0

C0000000100001001000010001100011010000100010100101011000110011100111100001000100101001000011010×××××1011×××××1100×××××1101×××××1110×××××1111×××××n+1n+1n+1n+1nnnn狀態(tài)表T3T2T1T00001001100010111000100110001111100011001××××××××××××××××××××××××驅(qū)動信號由表可得驅(qū)動方程和輸出方程:例T3的驅(qū)動方程為Q1Q0Q3Q2000111100001111011××××××T3=Q3Q0+Q2Q1Q0同步計(jì)數(shù)器設(shè)計(jì)的一般步驟：1）根據(jù)所設(shè)計(jì)計(jì)數(shù)器的計(jì)數(shù)規(guī)律列出狀態(tài)轉(zhuǎn)換表；2）選擇觸發(fā)器，根據(jù)狀態(tài)轉(zhuǎn)換表所反映的狀態(tài)轉(zhuǎn)換規(guī)律列出各觸發(fā)器輸入端所對應(yīng)的驅(qū)動信號，形成激勵表；3）求輸出方程和驅(qū)動方程。根據(jù)激勵表，借助卡諾圖或其它化簡方法，寫出輸出方程和驅(qū)動方程的簡化表達(dá)式。4）根據(jù)輸出方程和驅(qū)動方程畫出計(jì)數(shù)器電路圖。5）自啟動性檢查。3.可逆計(jì)數(shù)器可逆計(jì)數(shù)器具有兩種形式:①有加減控制的可逆計(jì)數(shù)器:這種電路有一個CLK脈沖

輸入端,有一個加減控制端,電路作何種計(jì)數(shù),由加減控制端的控制信號來決定;②雙時鐘可逆計(jì)數(shù)器:這種電路有兩個CLK脈沖輸入端,

電路作不同計(jì)數(shù)時,分別從不同的CLK端輸入.有加/減控制的同步二進(jìn)制可逆計(jì)數(shù)器電路的設(shè)計(jì)思路：以T觸發(fā)器設(shè)計(jì)例1J1KC1FiQQiQQiMUXCLKU/DQi-1Qi-2…Q010Qi-1Qi-2…Q0Ti(1)i=0T0=1;(2)i≠0Ti如圖所示：有加/減控制的同步4位二進(jìn)制可逆計(jì)數(shù)器電路1J1KC1F0QQ011J1KC1F1QQ11J1KC1F2QQ21J1KC1F0QQ3CLKQQQ0Q1QQ3&&&&&&&&&Q0Q0Q1Q1Q2Q21U/DQ2Q當(dāng)U/D=0時,各觸發(fā)器的驅(qū)動方程為:T0=1T1=Q0T2=Q1Q0T3=Q2Q1Q0

符合減法計(jì)數(shù)器的驅(qū)動方程;當(dāng)U/D=1時,各觸發(fā)器的驅(qū)動方程為:T0=1T1=Q0T2=Q1Q0T3=Q2Q1Q0

符合加法計(jì)數(shù)器的驅(qū)動方程;

雙時鐘二進(jìn)制可逆計(jì)數(shù)器設(shè)計(jì)思想示意：

以T’觸發(fā)器設(shè)計(jì)為例(1)i=0CLK0=CLKU+CLKD1J1KC1FiQQiQQiCLKiQi-1Qi-2…Q0Qi-1Qi-2…Q01≥&&CLKUCLKD當(dāng)作加計(jì)數(shù)時，CLKD=0;當(dāng)作減計(jì)數(shù)時，CLKU=0.(2)i≠0CLKi如圖示:4.通用同步計(jì)數(shù)器集成電路集成同步計(jì)數(shù)器的產(chǎn)品型號較多，屬4位二進(jìn)制計(jì)數(shù)器的有74161、74163等，屬十進(jìn)制計(jì)數(shù)器的有74160,屬4位二進(jìn)制可逆計(jì)數(shù)器有74169、74191、74193等，屬十進(jìn)制可逆計(jì)數(shù)器有74190、74192等，這些計(jì)數(shù)器均有對應(yīng)的CMOS集成電路，其型號為74HC（1）集成計(jì)數(shù)器74163、74160、741901）同步4位二進(jìn)制計(jì)數(shù)器74163的功能a.同步清零b.同步置數(shù)c.保持d.同步置計(jì)數(shù)1615141312111091234567874163VCCRCOQ0Q1Q2Q3ENTLDCLRCLKD0D1D2D3ENPGNDD0Q1Q2Q3Q05CT=01,5DD1D2D3C5/2,3,4+M1M2G3G4CTRDIV16CLRLDENTENPCLK3CT=15RCO[1][2][4][8]74163CLK

CLR

LD

ENP

ENT

功能

0同步清零

10同步置數(shù)

1101保持(包括CO的狀態(tài))110保持(CO=0)1111同步計(jì)數(shù)××××××××↑↑74163功能表↑2)74160的功能1）同步十進(jìn)制計(jì)數(shù)器74160的功能a.異步清零b.同步置數(shù)c.保持d.同步置計(jì)數(shù)1615141312111091234567874160VCCRCOQ0Q1Q2Q3ENTLDCLRCLKD0D1D2D3ENPGNDD0Q1Q2Q3Q0CT=01,5DD1D2D3C5/2,3,4+M1M2G3G4CTRDIV10CLRLDENTENPCLK3CT=9RCO[1][2][4][8]74160CLK

CLR

LD

ENP

ENT

功能

0異步清零

10同步置數(shù)

1101保持(包括CO的狀態(tài))110保持(CO=0)1111同步計(jì)數(shù)××××××××↑↑74160功能表×由兩片74160構(gòu)成的模100計(jì)數(shù)器（兩位BCD碼計(jì)數(shù)器）3)十進(jìn)制可逆計(jì)數(shù)器74190的功能為異步置數(shù)控制端a.為計(jì)數(shù)使能端b.為加/減計(jì)數(shù)控制端c.d.為最大/最小值指示端e.為脈動時鐘輸出端(2)用集成計(jì)數(shù)器構(gòu)成任意進(jìn)制計(jì)數(shù)器

利用已有的中規(guī)模集成計(jì)數(shù)器,經(jīng)外電路的不同連接,以得到所需任意進(jìn)制計(jì)數(shù)器,是數(shù)字電路中的一項(xiàng)關(guān)鍵技術(shù).1)反饋復(fù)位法（清零法）控制異步清零端CLR來獲得任意進(jìn)制計(jì)數(shù)器。例：用74160構(gòu)成模6加法計(jì)數(shù)器。復(fù)位法的缺點(diǎn)：①存在一個極短的過渡狀態(tài)；②清零的可靠性較差。*提高清零可靠性的改進(jìn)電路：2)反饋置位法(置數(shù)法)利用計(jì)數(shù)器的預(yù)置數(shù)控制端來獲得任意進(jìn)制計(jì)數(shù)器.例:用74163實(shí)現(xiàn)模10計(jì)數(shù)器.例：用同步計(jì)數(shù)器74163實(shí)現(xiàn)5421BCD碼計(jì)數(shù)器。方案一：可在同一電路中既采用置數(shù)，又采用清零方法。0000000100100011010010001001101010111100Q3Q2Q1Q0狀態(tài)圖方案二：只采用置數(shù)法，在不同的位置置不同的數(shù)。6.1.3計(jì)數(shù)器應(yīng)用1.序列信號發(fā)生器在數(shù)字信號的傳輸和數(shù)字系統(tǒng)的測試中，有時需要用到一組特定的串行數(shù)字信號。通常把這種串行數(shù)字信號稱為序列信號。產(chǎn)生序列信號的電路稱為序列信號發(fā)生器。用計(jì)數(shù)器和簡單組合邏輯電路（如MUX）組成序列信號發(fā)生器。計(jì)數(shù)器組合電路CLK輸出例：設(shè)計(jì)00011011序列信號發(fā)生器。設(shè)計(jì)步驟：1.由于序列長度為8，因此先設(shè)計(jì)一個模8計(jì)數(shù)器；2.將模8計(jì)數(shù)器的狀態(tài)碼，通過組合電路轉(zhuǎn)換成對應(yīng)的序列碼。模8計(jì)數(shù)器轉(zhuǎn)換電路

2.鍵盤掃描電路6.1.4計(jì)數(shù)器的VHDL描述具有異步清零、同步置數(shù)與使能的同步二進(jìn)制計(jì)數(shù)器（功能和74163相同）LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYcounter163ISPORT(clk,clrn,ldn,enp,ent:INSTD_LOGIC;d:INSTD_LOGIC_VECTOR(3DOWNTO0);q:BUFFERSTD_LOGIC_VECTOR(3DOWNTO0);

rco:OUTSTD_LOGIC);ENDcounter163;ARCHITECTURERTLOFcounter163ISBEGINrco<='1'WHENq="1111"ANDent='1'ELSE'0';PROCESS(clk)VARIABLEcount:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIF(clk='1')THENIFclrn='0'THENcount:="0000";ELSIFldn='0'THENcount:=d;ELSIF((enpANDent)='1')THEN

IF(count="1111")THENcount:="0000";ELSEcount:=count+1;ENDIF;ENDIF;ENDIF;q<=count;ENDPROCESS;ENDrtl;2.具有異步清零、同步置數(shù)與使能的同步十進(jìn)制可逆計(jì)數(shù)器（功能和74190相同）LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYcounter190ISPORT(clk,ldn,upn_down,cten:INSTD_LOGIC;d:INSTD_LOGIC_VECTOR(3DOWNTO0);q:BUFFERSTD_LOGIC_VECTOR(3DOWNTO0);

max_min:BUFFERSTD_LOGIC;

rcon:OUTSTD_LOGIC);ENDCOUNTER190;ARCHITECTURERTLOFcounter190ISBEGINmax_min<='1'WHEN(q="1001"ANDupn_down=’0’)OR(q="0000"ANDupn_down=’1’)ELSE'0';rcon<='0'WHEN(max_min='1'ANDclk=’0’)ELSE'1';

PROCESS(clk,ldn,upn_down,cten)BEGINIF(ldn='0')THENq<=d;ELSIF(clk’EVENTANDclk='1'ANDcten=’0’)THENIF(upn_down=’0’)THENIF(q=”1001”)THENq<=”0000”;ELSEq<=q+’1’;ENDIF;ELSEIF(q=”0000”)THENq<=”1001”;ELSEq<=q-’1’;ENDIF;ENDIF;ENDIF;ENDPROCESS;ENDrtl;6.2寄存器和移位寄存器6.2.1寄存器寄存器是用于暫時存放二進(jìn)制數(shù)碼的時序邏輯部件，廣泛地應(yīng)用于各類數(shù)字系統(tǒng)中。MSI多位數(shù)據(jù)寄存器通常分為兩類，一類是由多位D觸發(fā)器并行組成的寄存器，數(shù)據(jù)是在時鐘有效邊沿到來時存放的；另一類是由D鎖存器組成，數(shù)據(jù)是在時鐘某個約定電平下存入的。①4位D觸發(fā)器寄存器(74175)1DC1QQR1DC1QQR1DC1QQR1DC1QQR11CLKRDD0D1D3D3Q0Q0Q1Q1Q2Q2Q3Q3輸入輸出RDCLKDQn+1

Qn+10××011↑1101↑00110×Qn

QnQ0Q0Q1Q1Q2Q2Q3Q3D0D1D2D31DRC1RDCLK②具有三態(tài)輸出的四位緩沖數(shù)據(jù)寄存器(74173)74173功能表RD

CLKG1G2MNQ1Q2Q3Q41×××00000000000D0

D1

D2

D301×00Q0Q1Q2Q30×100Q0Q1Q2Q31××1×Z

：為緩沖器符號；：三態(tài)符號。1D

▽D0Q0D1Q1D2Q2D3Q3MNG1G2CLK&&RENC1RD③8位可選址寄存器(74259)

輸入RDEN10DQi

選址鎖存

11Qi

Qi

保持

00DLDMUX01LL清零選址鎖存輸出未選址鎖存輸出功能nnn功能表地址輸入A2A1A0

00000011010201131004101511061117地址鎖存

地址選擇表9,0D10,0DQ09,1D10,1DQ19,2D10,2DQ29,3D10,3DQ39,4D10,4DQ49,5D10,5DQ59,6D10,6DQ69,7D10,7DQ7Z10Z9G8210}M07A0A1A2ENDRD邏輯符號6.2.2移位寄存器功能:存放代碼;移位.分類:按移位方向分類:①單向移位寄存器;②雙向移位寄存器.2)按輸入輸出的方式分類:①串入---串出;②串入---并出;③并入---串出;④并入---并出.移位寄存器組成:移位寄存器中的存儲電路可用時鐘控制的無空翻的D、RS或JK觸發(fā)器組成。(1)單向移位寄存器a)串入---串/并出單向移存器1DC1QF01DC1QF11DC1QF21DC1QF3Vi串行輸入CLK移位脈沖Q0Q1Q2Q3串行輸出V0

各觸發(fā)器初態(tài)為0,Vi依次輸入1→0→1→1時的波形圖CLKViQ0Q1Q2Q3101101011001010001000001在連續(xù)四個CLK脈沖后,在Q0、Q1、Q2和Q3端得到并行輸出信號；若再連續(xù)輸入CLK脈沖,可在串行輸出端得到串行輸出信號。(2)串/并入—串出單向移存器RS1DC1QRS1DC1QRS1DC1QRS1DC1Q&D0SD&D1SD&D2SD&D3SDRDViCLK接收V0串行輸出串行輸入移位脈沖F0F1F2F3工作原理：1)串行輸入RS1DC1QRS1DC1QRS1DC1QRS1DC1Q&D0SD&D1SD&D2SD&D3SDRDViCLK接收V0串行輸出串行輸入移位脈沖0111112)并行輸入:RS1DC1QRS1DC1QRS1DC1QRS1DC1Q&D0SD&D1SD&D2SD&D3SDRDViCLK接收V0串行輸出串行輸入移位脈沖0011110000①清零②接收(以D0D1D2D3=1010為例)111001110011002.雙向移位寄存器多功能雙向移位寄存器74194RDSASB

CLK

功能

0清零

100保持

101右移

110左移

111并行置數(shù)×××↑↑↑↑注意：清零為異步；置數(shù)為同步。3,4DD0Q1Q2Q3Q0RRD1,4D3,4D3,4D3,4D2,4DD1D2D3DSRDSLC41→/2←10}M03SASBCLKSRG47419474194邏輯電路結(jié)構(gòu)示意：1DQC1FiD0D1D2D3A1A0SASB1DQC1Fi+11DQC1Fi-1Qi-1QiQi+1Qi+1QiQi-1DiCLKRRRRD用兩片74194接成八位雙向移位寄存器6.2.3移位寄存器應(yīng)用舉例1.可編程分頻器2.串行加法器n位移存器

(1)n位移存器

(2)n+1位移存器

(3)FAQ1DC1RXnYnDSRDSRCi-1CiSixiyiZn+1nn置數(shù)清零移位脈沖串行輸出并行輸出3.串行累加器n位移存器

(1)n位移存器

(2)FAQ1DC1RXnCi-1CiSixiyin清零移位脈沖串行輸出并行輸出Zn4.序列信號發(fā)生器移位型序列信號發(fā)生器的一般框圖為：組合電路移位寄存器…輸出F工作原理:將移位寄存器和外圍組合電路構(gòu)成一個移存型計(jì)數(shù)器，使該計(jì)數(shù)器的模和要產(chǎn)生的序列信號的長度相等，并使移位寄存器的串行輸入信號F（即組合電路的輸出信號）和所要產(chǎn)生的序列信號相一致。組合電路移位寄存器…輸出F例:試設(shè)計(jì)一個能產(chǎn)生序列信號為00011101的移位型序列信號發(fā)生器.

設(shè)計(jì)方法：序列長度為8，考慮用3位移位寄存器。選用74194。僅使用74194的Q0、Q1和Q2。①狀態(tài)劃分00011101

00011101S1S2S3S4S5S6S7S8S1Si=Q0Q1Q2S1=000S2=100S3=110S4=111S5=011S6=101S7=010S8=001S1=000右移串行輸入輸出②求右移串行輸入信號DSR外圍組合電路用四選一MUX實(shí)現(xiàn)，取Q1Q2為地址，則：Q0Q1Q2nnn000111100100001111D0=1D3=Q0D1=0D2=Q0③畫電路圖3,4DQ1Q2Q3Q0R1,4D3,4D3,4D3,4D2,4DDSRC41→/2←10}M03SASBCLKSRG4741941101010123}G03MUX10輸出Y①狀態(tài)劃分

試設(shè)計(jì)一個能產(chǎn)生序列信號為10110的移位型序列信號發(fā)生器.例：解：由于序列長度為5，先對序列按3位劃分。1011010s1s2s3s4s5101011110010

101Q1Q2Q3在S1時，要求DSL=1在S4時，要求DSL=0對序列按4位劃分：1011010110s1s2s3s4s510110110110101011010Q0Q1Q2Q3②求左移串行輸入信號DSL0001111000011110Q0Q1Q2Q301110×××××××××××F=Q0n+Q3n=Q0nQ3n=DSL3,4DQ1Q2Q3Q0R1,4D3,4D3,4D3,4D2,4DDSLC41→/2←10}M03SASBCLKSRG474194011輸出&6.2.4移位寄存器型計(jì)數(shù)器

移位寄存器型計(jì)數(shù)器,是指在移位寄存器的基礎(chǔ)上加反饋電路而構(gòu)成的具有特殊編碼的同步計(jì)數(shù)器.

移位寄存器型計(jì)數(shù)器的狀態(tài)轉(zhuǎn)移符合移位寄存器的規(guī)律,即除去第一級外,其余各級滿足:Qi=Qi-1

n+1n移位寄存器型計(jì)數(shù)器框圖1DC1QF0CP1DC1QF11DC1QFn-1反饋邏輯電路1.環(huán)形計(jì)數(shù)器(1)電路組成1DC1QF0CP1DC1QF11DC1QF31DC1QF2(以四位環(huán)形計(jì)數(shù)器為例)特點(diǎn):將串行輸出端和串行輸入端相連.(2)環(huán)形計(jì)數(shù)器狀態(tài)圖1110

01111101

1011110001101001001110000100000100100101101000001111有效循環(huán)無效循環(huán)(3)實(shí)現(xiàn)自啟動的方法①可利用觸發(fā)器的置位和復(fù)位端，將電路初始狀態(tài)預(yù)置成有效循環(huán)中的某一狀態(tài)；②重新設(shè)計(jì)反饋電路，使電路具有自啟動特性。設(shè)計(jì)方法如下：a.列表確定反饋函數(shù)f;Q0Q1Q2Q3Q0Q1Q2Q3

f

100001000

010000100

001000010

000110001000010001

0011

00010

0101

00100

0110

00110

0111

00110100101000101001010101101010110001100110101100111001110111101110n+1n+1n+1n+1nnnnb.作反饋函數(shù)f的卡諾圖,求f的最簡表達(dá)式;0001111000011110Q0Q1Q2Q311f=Q0Q1Q2c.畫邏輯圖1DC1QF0CP1DC1QF11DC1QF31DC1QF2&QQQQf(4)用MSI構(gòu)成的能自啟動環(huán)形計(jì)數(shù)器如輸出均為0,則通過DSR移入1,進(jìn)入有效循環(huán);否則經(jīng)過移位,總會將1移到Q3處,電路進(jìn)入置數(shù)狀態(tài),置入1000,進(jìn)入有效循環(huán)狀態(tài)3,4DQ1Q2Q3Q0R1,4D3,4D3,4D3,4D2,4DDSRC41→/2←10}M03SASBCLKSRG4741941000≥111(5)環(huán)形計(jì)數(shù)器的特點(diǎn)①環(huán)形計(jì)數(shù)器附帶有譯碼器功能;②環(huán)形計(jì)數(shù)器的輸出波形為順序脈沖;CPQ0Q1Q2Q3常稱環(huán)形計(jì)數(shù)器為順序脈沖發(fā)生器.③環(huán)形計(jì)數(shù)器的缺點(diǎn)是狀態(tài)利用效率低,n個觸發(fā)器構(gòu)成的環(huán)形計(jì)數(shù)器僅有n個有效狀態(tài),有2n-n個無效狀態(tài).2.扭環(huán)形計(jì)數(shù)器(1)電路組成和邏輯功能分析1DC1QF0CP1DC1QF11DC1QF31DC1QF2D0=Q300101001010010100101101101101101無效循環(huán)00001000110011100001001101111111有效循環(huán)可在無效循環(huán)圈內(nèi)選合適的狀態(tài),通過修改反饋函數(shù),達(dá)到自啟動的目的.0001111000011110Q0Q1Q2Q31001100110011001

原狀態(tài)圖D0=Q30001111000011110Q0Q1Q2Q31001100111011101修改后的狀態(tài)圖D0=Q3+Q0Q2(可有多種方案)(2)實(shí)現(xiàn)自啟動的方法0010100101001010010110110110110100001000110011100001001101111111(3)用中規(guī)模集成移位計(jì)數(shù)器構(gòu)成扭環(huán)形計(jì)數(shù)器DSR=Q3+Q1Q2Q3(4)扭環(huán)形計(jì)