ISP技術(shù)在高速數(shù)據(jù)采集模塊中的應(yīng)

ISP技術(shù)在高速數(shù)據(jù)采集模塊中的應(yīng)摘要提出了一種基于技術(shù)實(shí)現(xiàn)高速數(shù)據(jù)采集的方法，給出了使用語(yǔ)言和原理圖完成數(shù)據(jù)采集模塊中地址發(fā)生器和比較電路的部分邏輯設(shè)計(jì)，只要將所設(shè)計(jì)的程序下載到可編程器件2032中即可實(shí)現(xiàn)預(yù)期功能。同時(shí)，2032器件的高密度和可編程性也提高了硬件電路的集成性、可靠性及保密性。關(guān)鍵詞在系統(tǒng)可編程；；高速采集；2032隨著深亞微米及納米半導(dǎo)體制造技術(shù)的進(jìn)步，可編程邏輯器件在電路設(shè)計(jì)中的應(yīng)用已十分廣泛。ISP在系統(tǒng)可編程器件是先進(jìn)的可編程器件，范文先生網(wǎng)收集整理它的優(yōu)點(diǎn)是不需要編程器即可直接對(duì)安裝在用戶目標(biāo)板上的ISP器件進(jìn)行編程，而且編程、調(diào)試都很方便。當(dāng)產(chǎn)品升級(jí)換代時(shí)，只要通過(guò)軟件對(duì)ISP器件重新編程即可,便可使其具有新的邏輯功能，而不需要增加硬件投入。目前，ISP芯片內(nèi)部資源越來(lái)越多，速度也越來(lái)越快，開發(fā)的軟件功能也更加完善。VHDL就是隨著PLD發(fā)展起來(lái)的一種硬件描述語(yǔ)言，是一種應(yīng)用于電路設(shè)計(jì)的高層次描述語(yǔ)言。本文將介紹一種在高速數(shù)據(jù)采集模塊中部分電路采用ISP技術(shù)進(jìn)行設(shè)計(jì)的方法。高速數(shù)據(jù)采集模塊的實(shí)現(xiàn)高速數(shù)據(jù)采集模塊的系統(tǒng)框圖如圖1所示。圖中的ispLSI2032是整個(gè)數(shù)據(jù)采集系統(tǒng)的控制核心它內(nèi)部包括了地址信號(hào)產(chǎn)生、鎖存、ADC轉(zhuǎn)換數(shù)據(jù)的比較、數(shù)據(jù)存儲(chǔ)器的讀寫控制以及大部分控制邏輯晶振電路產(chǎn)生的12MHz時(shí)鐘可直接在isPLSI2032內(nèi)部進(jìn)行2分頻以得到6MHz的采樣時(shí)鐘。高速數(shù)據(jù)緩存部分由兩片SRAM構(gòu)成該SRAM可提供自己的地址線、數(shù)據(jù)線和控制線。兩個(gè)端口可分別與ispLSI2032和單片機(jī)的P0口連接。用isPLSI2032可遞增RAM的地址同時(shí)可提供寫入脈沖以將A/D轉(zhuǎn)換數(shù)據(jù)寫入RAM。當(dāng)A/D轉(zhuǎn)換的數(shù)據(jù)超出某一上下限時(shí)，系統(tǒng)會(huì)將地址數(shù)據(jù)寫入1,PLSI2032內(nèi)部的鎖存器中并在其后打開鎖存，同時(shí)將地址送到單片機(jī)的P0口，單片機(jī)由此地址讀出RAM中相應(yīng)地址的數(shù)據(jù)，并通過(guò)RS232口傳送到PC機(jī)或其它外設(shè)。圖2所示是該數(shù)據(jù)采集系統(tǒng)的基本硬件電路圖。圖中的A/D轉(zhuǎn)換芯片選用的是美國(guó)MAXIM公司的12位A/D轉(zhuǎn)換器MAX120，它有全控制模式、獨(dú)立模式、慢存儲(chǔ)模式、R0M模式和連續(xù)轉(zhuǎn)換模式5種工作模式。在此電路中，MAX120工作于連續(xù)轉(zhuǎn)換模式，由于MAX120芯片的M0DE=DGND，因此，它的INT/BUSY為BUSY輸出。單片機(jī)啟動(dòng)轉(zhuǎn)換時(shí)，INT/BUSY變?yōu)榈碗娖?，同時(shí)將INTOP3.2置低，以使計(jì)數(shù)器的計(jì)數(shù)狀態(tài)與MAX12O的INT/BUSY信號(hào)一致，也就是說(shuō)，每轉(zhuǎn)換完一次，計(jì)數(shù)器就加以產(chǎn)生新的存儲(chǔ)器地址；轉(zhuǎn)換結(jié)束后，INT/BUSY轉(zhuǎn)變?yōu)楦唠娖?，?shù)據(jù)在引腳DO?D11處有效，此時(shí)WE信號(hào)為低，存儲(chǔ)器寫端口打開，并將ADC所轉(zhuǎn)換的數(shù)據(jù)寫入與計(jì)數(shù)器所產(chǎn)生地址對(duì)應(yīng)的存儲(chǔ)單元。繼而INT/BUSY信號(hào)再次變低，MAX12O進(jìn)入下一次轉(zhuǎn)換。直到采集的數(shù)據(jù)超出某一上下限，ADC模塊中的比較器產(chǎn)生一信號(hào)使單片機(jī)外部中斷，進(jìn)而轉(zhuǎn)入中斷數(shù)據(jù)處理。其后單片機(jī)將讀取存儲(chǔ)在鎖存器中的地址信號(hào)，并將其存儲(chǔ)；同時(shí)由此地址讀出存儲(chǔ)在存儲(chǔ)器中的超出上下限的數(shù)據(jù)。單片機(jī)定時(shí)取數(shù)時(shí)，先將INTOP3.2置高，此時(shí)地址產(chǎn)生器的累加由單片機(jī)控制通過(guò)TO口，即P3.4。單片機(jī)控制計(jì)數(shù)器重新計(jì)數(shù)并產(chǎn)生地址數(shù)據(jù)，產(chǎn)生的地址送到單片機(jī)PO口，并由此地址讀取存儲(chǔ)器中相應(yīng)地址的數(shù)據(jù)，最后通過(guò)RS232口傳送到PC或其它外設(shè)。圖22ispLSI2O32的結(jié)構(gòu)原理2.1ispLSI2O32的主要結(jié)構(gòu)ispLSI2O32的結(jié)構(gòu)主要包括全局布線區(qū)、萬(wàn)能邏輯模塊、輸出布線區(qū)、輸入總線和巨塊五個(gè)部分。其中全局布線區(qū)GlobalRoutingPool位于芯片中央，它將所有片內(nèi)邏輯聯(lián)系在一起，其輸入輸出之間的延遲是恒定和可預(yù)知的。GRP在延時(shí)恒定并且可預(yù)知的前提下，提供了完善的片內(nèi)互連性能。這種獨(dú)特的互連性保證了芯片的高性能，從而可容易地實(shí)現(xiàn)各種復(fù)雜的設(shè)計(jì)。萬(wàn)能邏輯模塊是該器件的基本邏輯單元,它由邏輯陣列、乘積項(xiàng)共享陣列、輸出邏輯宏單元和控制邏輯組成。當(dāng)乘積項(xiàng)共享陣列將乘積項(xiàng)分配給或門后，可通過(guò)一個(gè)可編程的與/或/異或陣列輸出來(lái)控制該單元中的觸發(fā)器,從而使乘積項(xiàng)的共享更加靈活。每個(gè)輸出邏輯宏單元有專用的觸發(fā)器，每個(gè)觸發(fā)器與其它可組態(tài)電路的連接類似GAL的OLMC，也可以被設(shè)置為組合輸出或寄存器輸出。片內(nèi)靈活的時(shí)鐘分配網(wǎng)絡(luò)可進(jìn)一步加強(qiáng)GLB的能力。每一個(gè)GLB的時(shí)鐘信號(hào)既可選用全局同步時(shí)鐘，也可選用片內(nèi)生成的異步乘積項(xiàng)時(shí)鐘。輸出布線區(qū)是介于GLB和IOC之間的可編程互連陣列，通過(guò)對(duì)該區(qū)的編程可以將任一個(gè)GLB輸出靈活地送到I/O端口的某一個(gè)上，以便在不改變外部管腳排列的情況下，修改片內(nèi)邏輯電路的結(jié)構(gòu)。輸入輸出單元InputOutputCel1中的輸入、輸出或雙向信號(hào)與具體的I/O引腳相連接，可以構(gòu)成輸入、輸出、三態(tài)輸出的I/。口。巨塊是GLB及其對(duì)應(yīng)的ORP、IOC的總稱。IsPLSI2032中有兩個(gè)巨塊，通常分布在全局布線區(qū)的兩側(cè)。每個(gè)巨塊均包含GLB、I/O口和專用輸入端，其中專用輸入端不經(jīng)鎖存器即可直接輸入。它們均可在軟件分配下供本巨塊內(nèi)的GLB使用。2.2ispLSI2032的工作過(guò)程外部信號(hào)一般通過(guò)I/O單元引導(dǎo)全局布線區(qū)，全局布線區(qū)主要完成任意I/O端到任意GLB的互連、任意GLB間的互連以及各輸入I/O信號(hào)到輸出布線區(qū)的連接。器件的所有功能均可由一個(gè)GLB或多個(gè)GLB級(jí)聯(lián)完成。在設(shè)計(jì)中，筆者使用的是ispLEVER軟件，它包含有Lattice編譯器、頂層項(xiàng)目管理器、設(shè)計(jì)輸入編輯器等同時(shí)還包括Lattice門級(jí)功能和實(shí)時(shí)仿真器，因而能夠?qū)υ韴D、VHDL或Abe1-HDL語(yǔ)言進(jìn)行仿真其設(shè)計(jì)流程如圖3所示。3ispLSI2032在系統(tǒng)中的應(yīng)用3.1硬件選擇ispLSI器件可分為5大系列，它們的密度、速度以及寄存器數(shù)目各不相同。而ispLSI2032速度高達(dá)154MHz，是同行業(yè)中速度最高的CPLD器件，通過(guò)其在系統(tǒng)可編程ISP功能可在印刷電路板上對(duì)邏輯器件進(jìn)行編程或改寫。ispLSI2032的內(nèi)部電路總體框圖如圖4所示。其中LOGIC9是地址發(fā)生電路的邏輯控制部分，COUN11是地址發(fā)生電路部分，GLF2是地址鎖存部分。地址發(fā)生電路與地址鎖存電路是實(shí)現(xiàn)A/D轉(zhuǎn)換后數(shù)據(jù)存儲(chǔ)的關(guān)鍵部件，它可向存儲(chǔ)器SRAM6264提供寫入操作的順序地址和讀出操作的實(shí)時(shí)地址，同時(shí)可提供地址計(jì)數(shù)器的清零信號(hào)和兩片數(shù)據(jù)鎖存器的方向控制信號(hào)。3.1程序設(shè)計(jì)在應(yīng)用IspLSI2032進(jìn)行系統(tǒng)設(shè)計(jì)時(shí)，可采用原理圖和VHDL混合輸入的方法。地址產(chǎn)生電路中C0UN11可由兩個(gè)4位同步二進(jìn)制計(jì)數(shù)器級(jí)聯(lián)構(gòu)成。地址發(fā)生電路的邏輯控制部分L0GIC9、地址鎖存部分的邏輯控制部分和地址鎖存部分GLF2可由VHDL語(yǔ)言來(lái)進(jìn)行設(shè)計(jì)，下面給出GLF2的程序設(shè)計(jì)代碼1ibraryieee；useieee.std_logic_1164.all;entityglf2isporta0,a1,a2,a3,a4,a5,a6,a7instd_1ogic;bO,b1,b2,b3,b4,b5,b6,b7instd_logic;oc1,c,oc2instd_1ogic;Q0,Q1,Q2,Q3,Q4,Q5,Q6,Q7outstd_logic;endglf2；architectureexamofglf2isbeginprocessoc1，c，oc2beginifoc1=‘0，andc=‘1，andoc2=‘1，thenQ0<=a0；Q1<=a1；Q2<=a2；Q3<=a3；Q4<=a4；Q5<=a5；Q6<=a6；Q7<=a7；elsifoc1=‘1'andc=‘1，andoc2=‘0’thenQ0<=b0；Q1<=b1；Q2<=b2；Q3<=b3；Q4<=b4；Q5<=b5；Q6<=b6；Q7<=b7；endif；endprocess；endexam；圖44編程設(shè)計(jì)將設(shè)計(jì)階段生成的熔絲圖JEDEC文件裝入到器件中去