2、4、8分頻電路的實(shí)現(xiàn)方法

2N分頻電路的實(shí)現(xiàn)方法1目的分頻系數(shù)較大的2N分頻電路需要采用標(biāo)準(zhǔn)計(jì)數(shù)器來(lái)實(shí)現(xiàn)，此處的方法是直接將計(jì)數(shù)器的相應(yīng)位賦給分頻電路的輸出信號(hào)即可實(shí)現(xiàn)分頻功能。采用這個(gè)方法的好處是：一是不需要定義中間信號(hào)，設(shè)計(jì)簡(jiǎn)單，節(jié)約資源；二是可以避免毛刺現(xiàn)象的發(fā)生，從而避免了邏輯錯(cuò)誤產(chǎn)生的可能性。下面采用VHDL和Verilog兩種語(yǔ)言實(shí)現(xiàn)的2分頻、4分頻和8分頻。2VHDL實(shí)現(xiàn)(不帶復(fù)位信號(hào))LIBRARYIEEE;USEIEEE.std_logic_1164.ALL;USEIEEE.std_logic_arith.ALL;USEIEEE.std_logic_unsigned.ALL;ENTITYclk_8div_2ISPORT(CLK:INstd_logic;CLK_DIV2:OUTstd_logic;CLK_DIV4:OUTstd_logic;CLK_DIV8:OUTstd_logic);ENDclk_8div_2;ARCHITECTURErtlOFclk_8div_2ISSIGNALcounter:std_logic_vector(2DOWNTO0);BEGINPROCESS(CLK)BEGINIF(CLK'eventANDCLK='1')THENIF(counter=“111”)THENcount<=(OTHERS=>'0');ELSEcounter<=counter+1;ENDIF;ENDIF;ENDPROCESS;CLK_DIV2<=NOTcounter(0);CLK_DIV4<=NOTcounter(1);CLK_DIV8<=NOTcounter(2);ENDrtl;3Verilog實(shí)現(xiàn)(有復(fù)位信號(hào))3.1moduleclk_8div_2(inputCLK,outputCLK_DIV2,outputCLK_DIV4,outputCLK_DIV8,inputRESET);reg[2:0]clk_counter;always@(posedgeCLKorposedgeRESET)beginif(RESET)beginclk_counter<=0;endelsebeginif(clk_counter==3'd7)beginclk_counter<=0;endelseclk_counter<=clk_counter+1;endendassignCLK_DIV2=clk_counter[0];assignCLK_DIV4=clk_counter[1];assignCLK_DIV8=clk_counter[2];endmodule3.2測(cè)試文件moduletest_clk;//InputsregCLK;regRESET;//OutputswireCLK_DIV2;wireCLK_DIV4;wireCLK_DIV8;//InstantiatetheUnitUnderTest(UUT)clk_8div_2uut(.CLK(CLK),.CLK_DIV2(CLK_DIV2),.CLK_DIV4(CLK_DIV4),.CLK_DIV8(CLK_DIV8),.RESET(RESET));initialbegin//InitializeInputsCLK=0;RESET=1;//Wait100nsforglobalresettofinish#100;RESET=0;endalways#10CLK<=~CLK;endmodule3.3仿真波形tLljiEMlSirtiUjBjidnlimE：1nnnrfitine loons 2Q0 300ne acJn? 500ne BdO TC0ne QODns 900n$ lWOrrII IIII IIII IIIIII IIIII IIIII IIII IIIIII IIIII IIIII IIIi^jCLKLDIW1.I.I11111i.i1111i□4!CLKJ?^4Q