實(shí)驗(yàn)一組合邏輯電路的設(shè)計(jì)與測(cè)試

實(shí)驗(yàn)一組合邏輯電路的設(shè)計(jì)與測(cè)試一、實(shí)驗(yàn)原理根據(jù)設(shè)計(jì)任務(wù)的要求建立輸入、輸出變量，并列出真值表；然后用邏輯電路代數(shù)或卡諾圖化簡(jiǎn)法求出簡(jiǎn)化的邏輯表達(dá)式并按實(shí)際選用邏輯門的類型修改邏輯表達(dá)式。根據(jù)簡(jiǎn)化后的邏輯表達(dá)式，畫出邏輯圖，用標(biāo)準(zhǔn)器件構(gòu)成邏輯電路。最后，驗(yàn)證設(shè)計(jì)的正確性。實(shí)驗(yàn)?zāi)康恼莆战M合邏輯電路的設(shè)計(jì)與測(cè)試方法三、實(shí)驗(yàn)設(shè)備與器件1、+5V直流電源3、邏輯電平顯示器2、邏輯開(kāi)關(guān)4、直流數(shù)字電壓表5、CC4011X2(74LS00)5、CC4011X2(74LS00)CC4081(74LS08)74LS54X2(CC4085) CC4001(74LS02)實(shí)驗(yàn)內(nèi)容設(shè)計(jì)用與非門及異或門、與門組成的半加器電路(1)真值表如下表ABSC0000011010101101(2)簡(jiǎn)化邏輯表達(dá)式為

SABABABCAB(3)邏輯電路圖如下(3)邏輯電路圖如下E設(shè)計(jì)一個(gè)一位全加器，要求用異或門、與門、或門實(shí)現(xiàn)。用四2輸入異或門(74LS86)和四2輸入與非門(74LS0。設(shè)計(jì)一個(gè)一位全加器。(1)列出真值表如下表。其中Ai、Bi、Ci分別為一個(gè)加數(shù)、另一個(gè)加數(shù)、低位向本位的進(jìn)位；SLCi+1分別為本位和、本位向高位的進(jìn)位。AiBiCiSiCi+10000000110010100110110010101011100111111(2)由全加器真值表寫出函數(shù)表達(dá)式+AiBiCi+AiBiCi+AiBtCi十AiBiCt十^lEiCl+AiBiCi

(3)非門(74LS86和四2輸入與Ci+i=(Ai審Bi)CiAiBiSi=Ai?Bi曲Ct(4)畫出邏輯電路圖如下圖,塊及門電路連線，將Ai(3)非門(74LS86和四2輸入與Ci+i=(Ai審Bi)CiAiBiSi=Ai?Bi曲Ct(4)畫出邏輯電路圖如下圖,塊及門電路連線，將Ai、Bi、輸入信號(hào)的狀態(tài)驗(yàn)證真值表。并在圖中標(biāo)明芯片引腳號(hào)。Ci接邏輯開(kāi)關(guān)，輸出Sk按圖選擇需要的集成Ci+1接發(fā)光二極管。改變51C計(jì)iBiCiCBiAiCBiAiAiBiBiCi-1AiCi1設(shè)計(jì)一位全加器，要求用與或非門實(shí)現(xiàn)。解:SAiBiCi-1AiBiCi-1AiBCiABG1解:Ci設(shè)計(jì)一個(gè)兩個(gè)兩位無(wú)符號(hào)的二進(jìn)制數(shù)進(jìn)行比較的電路：根據(jù)第一個(gè)數(shù)是否大于、等于、小于第二個(gè)數(shù)，使相應(yīng)的三個(gè)輸出端中的一個(gè)輸出為“ 1”，要求用與門、與非門及或門實(shí)現(xiàn)。

解:輸入輸出AlA0biboFA>bFa<bFa=bA1>B1X100A1<B1X010A1=B1A0>B0100A1=B1A0<B0010A1=B1A0=B0001Fa>b=(A1>B1)+(A1=B1)(A0>B0)Fa<b=(A1<B1)+(A1=B1)(A0<B0)Fa=b=(A1=B1)(A0=B0)

74LS0M反相器BiA0B74LS0M反相器BiA0BoBAi五、實(shí)驗(yàn)總結(jié)通過(guò)本次實(shí)驗(yàn)使我更加了解了組合邏輯電路的設(shè)計(jì)與測(cè)試方法， 而且在設(shè)計(jì)過(guò)程中，也有了一些感悟：應(yīng)正確選擇集成電路的型號(hào)，不要將集成芯片的電源端接反，要學(xué)會(huì)看芯片各個(gè)引腳的功能表。學(xué)會(huì)根據(jù)設(shè)計(jì)任務(wù)要求建立輸入輸出變量，列