FPGA秒表的文獻綜述

文獻綜述基于FPGA的秒表設(shè)計引言隨著社會的發(fā)展，人們的時間觀念越來越強，因此秒表的應(yīng)用也越來越廣泛。而數(shù)字秒表易讀的這一大優(yōu)點，使得它炙手可熱。無論是何種國際體育比賽，數(shù)字秒表是不可缺少的；國內(nèi)各種比賽或者娛樂中也不能缺少數(shù)字秒表這一角色；而在全世界的所有學校的體育教學中，老師和同學們必定會用到數(shù)字秒表；生活節(jié)奏的加快，也使得許多人都用上了秒表。因此，人們對秒表的要求也越來越高。人們對秒表的要求首先是計時誤差要盡量減小，由于以前秒表的設(shè)計精度一般為0.1秒，它己逐漸不能滿足人們的需要。因此，提高秒表的精度已經(jīng)十分重要。如果利用單片機或者DSP技術(shù)提高秒表精度則會造成程序和電路設(shè)計比較復(fù)雜，而基于FPGA的秒表設(shè)計程序簡單易懂，電路也不復(fù)雜，正好克服了利用單片機或者DSP技術(shù)提高秒表精度的過程中的一些困難。借助FPGA實現(xiàn)數(shù)字秒表的設(shè)計，充分體現(xiàn)了現(xiàn)代數(shù)字電路設(shè)計新系統(tǒng)芯片化，芯片化設(shè)計的思想突破了傳統(tǒng)電子系統(tǒng)的設(shè)計模式，使系統(tǒng)開發(fā)速度快、成本低、系統(tǒng)性能大幅度地提升。應(yīng)用VHDL語言設(shè)計數(shù)字系統(tǒng)，很多設(shè)計工作可以在計算機上完成，從而縮短了系統(tǒng)的開發(fā)時間，提高了工作效率。本文介紹一種以FPGA為核心，以VHDL為開發(fā)工具的數(shù)字秒表。正文通過閱讀相關(guān)專家的文獻,我對于設(shè)計此系統(tǒng)的概念以及路線有了個了解。例如秒表,Max+plusII等等。這對我以后的學習和工作將會有莫大的幫助，它可以幫助我理清設(shè)計思路，明確設(shè)計方向，幫助我順利完成任務(wù)。隨著計數(shù)的進步，電子產(chǎn)品的更新?lián)Q代速度可謂日新月異，傳統(tǒng)的手工設(shè)計過程己經(jīng)被先進的自動化設(shè)計工具(從CAD到EDA及ESDA：ElectronicSystemDesignAutomation)所代替。因而熟悉并掌握這些現(xiàn)代設(shè)計工具，己成為電子信息設(shè)計人員所必備的一門技術(shù)岡。本次基于FPGA的設(shè)計側(cè)重點是用硬件語言VHDL和計算機輔助設(shè)計軟件Protel來實現(xiàn)數(shù)字秒表功能，偏重于軟件設(shè)計。EDA工程的理論基礎(chǔ)是自動化理論，軟件工程，編譯原理，電路理論，微電子學，半導(dǎo)體工藝學等科學。它的知識結(jié)構(gòu)為：現(xiàn)代電子設(shè)計理論，硬件描述語言，EDA設(shè)計方法⑹，EDA工具開發(fā)及應(yīng)用，可編程器件原理，結(jié)構(gòu)及應(yīng)用和EDA工程應(yīng)用及實踐。微電子技術(shù)發(fā)展的目標是不斷提高繼承系統(tǒng)的性能及性能價格比，因此便要求提高芯片的集成度，要求將完整的電子系統(tǒng)或子系統(tǒng)集成在單個芯片內(nèi)。EDA技術(shù)的發(fā)展使得集成電路的制造能力不斷提高，工業(yè)的發(fā)展需要規(guī)模越來越大，性能越來越好的集成電路。因此，EDA技術(shù)就成為電子工程設(shè)計的重要手段。其中利用EDA工具Max+plusII設(shè)計電路尤為重要。Max+plusII是比較高級和復(fù)雜的,用于S0PC的設(shè)計環(huán)境oMax+plus【【提供完善的timingclosure和LogicLock&8482；基于塊的設(shè)計流程。Max+plusII是唯一一個包括以timingclosure和基于塊的設(shè)計流為基本特征的PLD的軟件。Max+plusII設(shè)計軟件改進了性能、提升了功能性、解決了潛在的設(shè)計延遲等，在工業(yè)領(lǐng)域率先提供FPGA與mask-programmeddevices開發(fā)的統(tǒng)一工作流程叭Altera的Max+plusII可編程邏輯軟件屬于第四代PLD開發(fā)平臺。該平臺支持一個工作組環(huán)境下的設(shè)計要求，其中包括支持基于Internet的協(xié)作設(shè)計。Max+plus平臺與Cadence、ExemplarLogic>MentorGraphics>Synopsys和Synplicity等EDA供應(yīng)商的開發(fā)匸具相兼容。改進了軟件的LogicLock模塊設(shè)計功能，增添了FastFit編譯選項，推進了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。Max+plusII是Altera公司單芯片可編程系統(tǒng)(SOPC)設(shè)計的綜合性環(huán)境，也是適合SOPC的最全面的設(shè)計環(huán)境。它擁有現(xiàn)場可編程門陣列(FPGA)和復(fù)雜可編程邏輯器件(CPLD)設(shè)計的所有階段的解決方案。與原來的Max+plus[[相比,Max+plusI【在界面和功能上都發(fā)生了不少變化,除承接了原來Max+plusII的全部設(shè)計功能和器件對象外，還增加了許多新功能,如支持Max+plusH界面,支持RTLView等,還增加了新的FPGA器件系列，包括一些適用于SOPC開發(fā)的大規(guī)模器件。對基于Max+plusII的帶計時器功能的秒表系統(tǒng)歷史現(xiàn)狀以及發(fā)展以及技術(shù)路線清華大學教授何堅勇提出了以下觀點:基于Max+plusII的帶計時器功能的秒表系統(tǒng)歷史現(xiàn)狀：過去研究集中在Max+plusI【在綜合性實踐教學中的應(yīng)用，Max+plusII實現(xiàn)數(shù)字電路實驗中的仿真，現(xiàn)在以Max+plusII為設(shè)計平臺，以FPGA為核心，設(shè)計了一個具體數(shù)字系統(tǒng)即帶計時器功能的秒表系統(tǒng)，使用Max+plus【【的綜合器和仿真器對系統(tǒng)進行了編譯和仿真己經(jīng)獲得了成功。Max+plus【I是一款功能強大的EDA軟件。在這個集成開發(fā)環(huán)境中，PLD使用者可以完成編輯、編譯、仿真、綜合、布局布線、時序分析、生成編程文件、編程等全套PLD開發(fā)流程。基于Max+plusII的帶計時器功能的秒表系統(tǒng)發(fā)展：在20世紀90年代初，以Max+plusII技術(shù)為基礎(chǔ)的數(shù)字系統(tǒng)現(xiàn)場集成技術(shù)的應(yīng)用在國內(nèi)還處在萌芽狀態(tài)（主要是由于那時器件價格昂貴、集成規(guī)模小、開發(fā)工具缺乏、設(shè)計方法不成熟，而導(dǎo)致該技術(shù)應(yīng)用處在可望不可及的狀態(tài)）；二十多年后的今天，隨著VLSI工藝技術(shù)、微電子技術(shù)、計算機技術(shù)、軟件工具技術(shù)的高度發(fā)展，F(xiàn)PGA器件已從單片規(guī)模僅有數(shù)萬門發(fā)展到數(shù)百萬門，同時數(shù)字系統(tǒng)設(shè)計在EDA工具的支持下，從圖形積木構(gòu)造向著VHDL行為級，共至模型化的概念級設(shè)計方式進步冋。隨著Max+plusII技術(shù)為基礎(chǔ)的數(shù)字系統(tǒng)時代的來臨，包括CPLD和FPGA的可編程ASIC器件，不僅能滿足片上系統(tǒng)設(shè)計的要求，而且具有系統(tǒng)內(nèi)可再編程的獨特優(yōu)點，尤其是速度快、密度大和性能好的FPGA,正日益成為系統(tǒng)的關(guān)鍵冋。秒表系統(tǒng)設(shè)計技術(shù)引起了電子系統(tǒng)設(shè)計技術(shù)的巨大變革和飛速發(fā)展，已成為現(xiàn)代電子系統(tǒng)設(shè)計的核心技術(shù)之一⑸o當今社會是數(shù)字化的社會，是數(shù)字集成電路廣泛應(yīng)用的社會。數(shù)字集成電路本身在不斷進行更新?lián)Q代，隨著微電子技術(shù)的發(fā)展，設(shè)計與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來獨立承擔。系統(tǒng)設(shè)計師更愿意自己設(shè)計專業(yè)集成電路（ASIC）芯片，而且希望設(shè)計周期盡可能短，最好在實驗室里就能設(shè)計出合適的ASIC芯片，并且立即投入實際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場可編程器件（FPLD）o現(xiàn)場可編程門陣列（FPGA）即屬其中應(yīng)用最廣泛的一種⑻。超高速硬件描述語言VHDL,是對數(shù)字系統(tǒng)進行抽象的行為與功能描述到具體的內(nèi)部線路結(jié)構(gòu)描述，利用EDA工具可以在電子設(shè)計的各個階段、各個層系進行計算機模擬驗證，保證設(shè)計過程的正確性，可大大降低設(shè)計成本，縮短設(shè)計周期山。本文介紹的數(shù)字秒表設(shè)計，利用基于VHDL的EDA設(shè)計工具，采用大規(guī)?？删幊踢壿嬈骷﨔PGA,通過設(shè)計芯片來實現(xiàn)系統(tǒng)功能秒表系統(tǒng)組成結(jié)構(gòu)和特征，各個組件功能以及技術(shù)路線如下：秒表系統(tǒng)特征：具有秒表系統(tǒng)功能，要求顯示功能，用4個數(shù)碼管分別顯示十秒、秒、十分秒和白分秒；具有三種功能狀態(tài)：系統(tǒng)時間運行狀態(tài)，系統(tǒng)時間至零狀態(tài)，計時暫停狀態(tài),通過輸入控制信號可以使系統(tǒng)在這3個狀態(tài)之間切換,使數(shù)碼管顯示相應(yīng)狀態(tài)的時間；（3）秒表系統(tǒng)自動計時功能，在百分秒計數(shù)方面每接收一個相應(yīng)的脈沖信號，百分秒就會自動加1,釆用100進制計數(shù)，當計數(shù)到99時向上進位并恢復(fù)為00；秒方面也是每接收到一個相應(yīng)的脈沖信號，百分秒會自動加1,采用100進制計數(shù)，當計數(shù)到99時，乂恢復(fù)為恢復(fù)00。系統(tǒng)時間可以同單獨的至零信號，將數(shù)碼管顯示時間直接恢復(fù)到00.00狀態(tài)川。秒表的組成部分及功能：信號產(chǎn)生模塊，由50MHz的有源晶振構(gòu)成，產(chǎn)生50MHz的信號脈沖送到分頻器中進行待分頻。分頻器模塊，由1個五倍分頻器和5個十倍分頻器綜合成一個分頻器，它接收來自晶振的50MHz的信號，輸出100Hz的信號脈沖作為秒表的基準信號脈沖。控制模塊，由二進制計數(shù)器構(gòu)成，主要用于接收來自按鍵的脈沖，以此形成高、低電平輸出到計數(shù)模塊用于控制啟動/暫停鍵。en鍵,用于啟動或暫停秒表計時。rst鍵,用于計時清零（復(fù)位）。計時模塊，兩個100進制計數(shù)器組成高低兩位，低位接收來自分頻器的100Hz的信號，低位向高位進位，輸出送至數(shù)碼管譯碼器。顯示譯碼器，接收來自計數(shù)模塊的信號，輸出到數(shù)碼管，完成對顯示的控制。顯示模塊，由4個數(shù)碼管驅(qū)動芯片74HC245和兩個雙聯(lián)共陽極八段數(shù)碼管組成，用于顯示計時時間何。技術(shù)路線：本課題的目的是設(shè)計一種基于FPGA的秒表，它要具有較高的精度和穩(wěn)定性。本次設(shè)計我采用EDA工具Mux+plusII運用VHDL語言實現(xiàn)計時電路，釆用電路設(shè)計工具Protel99se軟件實現(xiàn)系統(tǒng)外圍電路的設(shè)計。本文首先介紹數(shù)字秒表系統(tǒng)的應(yīng)用背景和發(fā)展趨勢，說明設(shè)計一種較高精度的數(shù)字秒表的必要性，介紹它的應(yīng)用及技術(shù)指標，然后詳細介紹秒表系統(tǒng)組成和各部分的作用，其中各部分模塊包括晶振、分頻器、按鍵控制、計時模塊、譯碼模塊、數(shù)碼顯示部分及支持其工作的外圍電路，還要包括編程下載所必需的接口部件等；提出基于FPGA的數(shù)字秒表的設(shè)計方案，詳細介紹數(shù)字秒表的硬件電路，包括有源晶振、FPGA芯片及其外圍電路、編程下載接口、數(shù)碼管驅(qū)動電路及顯示模塊等，對數(shù)字秒表的軟件設(shè)計作了詳細介紹，包括計時模塊的設(shè)計、系統(tǒng)電路設(shè)計等；描述軟件程序的仿真和硬件電路調(diào)試，以及調(diào)試過程中遇到的問題及解決方法⑴。數(shù)字秒表的硬件實現(xiàn)使用Protel99se設(shè)計外圍電路可以分為四個步驟：設(shè)計系統(tǒng)的電路原理圖；生成元件報表；產(chǎn)生網(wǎng)絡(luò)表；設(shè)計PCB圖。在設(shè)計出秒表的PCB板的基礎(chǔ)上，要選擇合適的元器件，最終完成整個秒表的硬件設(shè)計⑴。通過以上的系統(tǒng)介紹，我們可以從中知道基于FPGA的秒表系統(tǒng)設(shè)計的過程為：先介紹各組成結(jié)構(gòu)有晶振、輸入鍵START鍵和RESET鍵、有顯示輸出部分；乂介紹秒表的各部分的功能，通過功能的介紹我們可以知道這些組件是必不可少的，然后將這寫組件總體安裝在一起就可以得到秒表的整體系統(tǒng)結(jié)構(gòu)刪。最后乂介紹輸入輸出端口的功能，從而完成了基于FPGA的秒表系統(tǒng)設(shè)計。總結(jié)根據(jù)秒表系統(tǒng)的設(shè)計要求，把整個系統(tǒng)分成了兒個模塊來進行設(shè)計，并通過VHDL語言完成了具體程序的編寫，使用Max+plusII對系統(tǒng)進行了分析、綜合，編譯、仿真等工作,通過整體仿真，可以看出完成后的系統(tǒng)滿足設(shè)計要求。整個設(shè)計充分利用了Max+plusII的設(shè)計優(yōu)勢，簡潔靈活，便于修改。通過本次文獻綜述的整理，我熟悉了基于FPGA的秒表系統(tǒng)的成因及其影響因素，對基于FPGA的秒表系統(tǒng)設(shè)計與實現(xiàn)具有重要意義。通過對FPGA的秒表系統(tǒng)現(xiàn)狀以及發(fā)展的陳述，我了解了秒表系統(tǒng)的原理結(jié)構(gòu)和個模塊的功能以及技術(shù)路線?！緟⒖嘉墨I】[11薛彬，譚會生.EDA技術(shù)及應(yīng)用[J].珠洲:珠洲工學院學報，2001(4).劉篤紅，楊萬海.在系統(tǒng)可編程技術(shù)及其器件原理與應(yīng)用[J].西安:西安電子科技大學學報，1999(3).王金明.數(shù)字系統(tǒng)設(shè)計與VerilopgHDL[M].北京：電子工業(yè)出版社,2009.潘松，黃繼業(yè).EDA實用教程[M].北京:科學出版社，2006.張陽，張平，吳昌，趙麗.FPGA設(shè)計轉(zhuǎn)換[J].微電子學，1993(4).楊暉，張鳳言.大規(guī)模可編程邏輯器件與數(shù)字系統(tǒng)設(shè)計[J].北京:北京大學學報，1998(3).夏路易，石宗義.電路原理圖與電路板設(shè)計教程[M].北京：北京希望電子出版社,2002.司朝良.可編程邏輯器件簡介[N].濟南:電子報,2001-10-17,(3).王曉峰.電子設(shè)計的EDA技術(shù)應(yīng)用[J].長春師范學院學報，2005(11).王曉峰.可編程邏輯器件及硬件描述語言的EDA方法[J].長春大學學報,2005(4).鄭亞民，許敏.基于QuartusII的帶計時器功能的秒表系統(tǒng)設(shè)計[J].電子工程師,2005(1).林滸，張榮茂.FPGA的設(shè)計與開發(fā)[J].小型微型計算機系統(tǒng)，1992(12).劉捷臣，鄭智磊，范月珍,高良栓.FPGA-Asic設(shè)計的新方法[J].微處理機，1994(1).朱明程，董爾令.應(yīng)用FPGA技術(shù)改造數(shù)字電路實驗[J].電氣電子教學學報，1995(3).馮濤,張桂青，王建華,張杭，耿英三.基于FPGA的