2009-2014年計算機組成原理考研真題與解析

2009年真題1.馮·諾依曼計算機中指令和數(shù)據(jù)均以二進制形式存放在存儲器中，CPU區(qū)分它們的依據(jù) A. 指令操作碼的譯碼結果 B.指令和數(shù)據(jù)的尋址方式C.指令周期的不同階段 D.指令和數(shù)據(jù)所在的存儲單元2.C32位機器上運行。程序中定義了三個變量x，yx和zint型，yshortx=127，y=-9z=x+y后，x，yz的值分別是A.x=0000007FH，y=FFF9H，z=00000076HB.x=0000007FH，y=FFF9H，z=FFFF0076HC.x=0000007FH，y=FFF7H，z=FFFF0076HD.x=0000007FH，y=FFF7H，z=00000076H浮點數(shù)加、減運算過程一般包括對階、尾數(shù)運算、規(guī)格化、舍入和判溢出等步驟。設浮點數(shù)的階碼和尾數(shù)均采用補碼表示，且位數(shù)分別為5和7位（均含2位符號位若有兩個數(shù)x=27*29/32，y=25*5/8，則用浮點加法計算x+y 的最終結果A. 001111100010 B. 001110100010C010000010001 D發(fā)生溢出Cache162路組相聯(lián)映射方式（2塊。每個主存32129Cache組號是A.0B.1C.4D664KBROM4KBRAM區(qū)，按字節(jié)編址?，F(xiàn)2K×8ROM4K×4RAM芯片來設計該存儲器，則需要上述規(guī)格的ROM 芯 片A．1，15 B

數(shù) 和 RAM 芯． 2

片 數(shù) 分 別 是， 15C．1，30 D．2，30某機器字長16一字節(jié)為操作碼字段，第二字節(jié)為相對位移量字段。假定取指令時，每取一個字節(jié)PC12000H06H，則該轉 移 指 令 成 功 轉 以 后 目 標 地 址 是A.2006H B.2007H C.2008H D.2009H7.下 列關于RISC的敘述中， 錯誤 的是A.RISC普遍采用微程序 控制器B.RISC大多數(shù)指令在一個時鐘周期內(nèi)完成C.RISC的內(nèi)部通用寄存器數(shù)量相對CISC多D. RISC 的指令數(shù)、尋址方式和指令格式種類相對CISC 少某計算機的指令流水線由四個功能段組成，指令流經(jīng)各功能段的時間（忽略各功能段之間的緩存時間）90ns、80ns70ns60nsCPU時鐘周期至少 是A.90ns B.80ns C.70ns D.60ns相對于微程序控制器，硬布線控制器的特點是A.B.指令執(zhí)行速度慢，指令功能的修改和 擴 展 難C. 指令執(zhí)行速度快，指令功能的修改和擴展容易D.指令執(zhí)行速度快，指令功能的修改和擴展難42個時鐘周期，總線時鐘頻率為

10MHz A.10MB/s B.20MB/s C.40MB/s D.80MB/sCache1000次，其中訪問Cache

缺失（未命中）50

次，則Cache 的命中率是A.5%

B.9.5% C.50%

D.95%下列選項中，能引起外部中斷的事件是A.鍵盤輸入B.除數(shù)為0 C.浮點運算下溢D.訪存缺頁2010年真題下列選項中，能縮短程序執(zhí)行時間的措施是：Ⅰ提高CPU時鐘頻率Ⅱ優(yōu)化數(shù)據(jù)通路結構Ⅲ對程序進行編譯優(yōu)化A.僅Ⅰ和ⅡB.僅Ⅰ和ⅢC.僅Ⅱ和Ⅲ假定有4個整數(shù)用8位補碼分別表示為r1=FEH，r2=F2H，r3=90H，r4=F8H。若將運算結構存放在一個8位寄存器中，則下列運算中會發(fā)生溢出的是A.r1×r2 B.r2×r3C.r1×r4 D.r2×r4假定變量if和d的數(shù)據(jù)類型分別為、float和double（int用補碼表示，float和double分別用IEEE754單精度和雙精度浮點數(shù)格式表示已知i=785，f=1.5678e3，d=1.5e100。若在32位機器中執(zhí)行下列關系表達式，則結果為“真”的是Ⅰ.i==（int）（float）I Ⅱ.f==（float）（int）fⅢ.f== （float ）（double ）f Ⅳ. （d+f ）-d==fA.僅Ⅰ和Ⅱ B.僅Ⅰ和ⅢC.僅Ⅱ和Ⅲ 僅Ⅲ和Ⅳ2K×48K×80B1FH所在芯片的最小地址 是A.0000HB.0600HC.0700HD.0800H下列有關 RAM 和 ROM 的敘述中，正確的是Ⅰ.RAM

是易失性存儲器，ROM

是非易失性存儲器Ⅱ.RAM

和 ROM

都采用隨機存取方式進行信息訪問Ⅲ.RAMⅣ.RAM僅Ⅰ和Ⅱ

和 ROM 都 可和 ROM 都 需 僅 Ⅱ

用 作進 行 和

Cache新Ⅲ僅Ⅰ、Ⅱ和Ⅳ 僅Ⅱ、Ⅲ和Ⅳ下列命中組合情況中，一次訪存過程中不可能發(fā)生的是A.TLB

未 命 中

， Cache

未 命 中

， Page

未 命 中B.TLBC.TLB

未 命 中命 中 ，

，Cache

Cache未

命 中 ，命 中 ，

Page 命 中Page 命 中D.TLB命中，Cache命中，Page未命中下列寄存器中，匯編語言程序員可見的是A.存儲器地址寄存器（MAR） B.程序計數(shù)器（PC）C.存儲器數(shù)據(jù)寄存器指令寄存器下列選項中，不會引起指令流水線阻塞的是A.數(shù)據(jù)旁路（轉發(fā)）C.條件轉移

B.D.資源沖突

數(shù) 據(jù) 相 關下列選

項中的

英文縮

寫均為

總線標

準的是A.PCIB.ISAC.ISA

、 CRT、 CPI、 SCSI

、 USB、 VESA、 RAM

、 EISA、 EISA、 MIPSD.ISA、EISA、PCI、PCI-Express單級中斷系統(tǒng)中，中斷服務程序內(nèi)的執(zhí)行順序是Ⅰ.保護現(xiàn)場 Ⅱ. 開 中 Ⅲ.關中斷Ⅴ.中斷事件處理Ⅶ.Ⅳ.Ⅵ.中?；謹啻鎻蛿喱F(xiàn)返點場回A. Ⅰ→Ⅴ→Ⅵ→Ⅱ →ⅦB. Ⅲ→Ⅰ→Ⅴ→ⅦC. Ⅲ→Ⅳ→Ⅴ→Ⅵ →ⅦD.Ⅳ→Ⅰ→Ⅴ→Ⅵ→ⅦDRAM1600×1200，2485Hz50%用來刷新屏幕，則需要的顯存總帶A.245Mbps

寬 至B.979Mbps C.1958Mbps

少 約 為D.7834Mbps2011年計算機組成原理真題下列選項中，描述浮點數(shù)操作速度指標的是A．MIPS B．CPI C．IPC D．MFLOPS解答：D。MFLOPS表示每秒百萬次運算。float型數(shù)據(jù)通常用IEEE754單精度浮點數(shù)格式表示。若編譯器將floatx32FR1x=-8.25，F(xiàn)R1內(nèi)容是A．C1040000HB．C2420000HC．C1840000HD．C1C20000H解答：A。x-1000.01﹦-1.00001×211根據(jù)IEEE754藏最高位的“1”，E-127=3E=130=10000010（2）1數(shù)符+8位階碼（含階符）+23位尾數(shù)。故FR1內(nèi)容為1100000010000010000000000000000000即11000001000001000000000000000000C104000H下列各類存儲器中，不采用隨機存取方式的是A．EPROM B．CDROM C．DRAM D．SRAM解答：B。光盤采用順序存取方式。64MB4M×832MBMARA．22位 B．23位 C．25位 D．26位解答：D。64MBMAR64M26MARA．間接尋址 B．基址尋址 C．相對尋址 D．變址尋址解答：AEA=(AEA=A相對尋址：EA﹦A+PCEA﹦A+變址寄存器內(nèi)容。/借位標志CF、零標志ZF、符號SF和溢出標志OF，條件轉移指令bgt（無符號整數(shù)比較大于時轉移的轉移條件是解答：CA>B，A-B/0ZF0。下列給出的指令系統(tǒng)特點中，有利于實現(xiàn)指令流水線的是Ⅰ.指令格式規(guī)整且長度一致Ⅱ．指令和數(shù)據(jù)按邊界對齊存放 Ⅲ．只Load/Store指令才能對操作數(shù)進行存儲訪問A．僅Ⅰ、Ⅱ B．僅Ⅱ、Ⅲ C．僅Ⅰ、Ⅲ D．Ⅰ、Ⅱ、Ⅲ解答：DLoad/StoreRISC征。均能夠有效的簡化流水線的復雜度。假定不采用CacheA．每個指令周期中CPU都至少訪問內(nèi)存一次B．每個指令周期一定大于或等于一個CPU時鐘周期C．空操作指令的指令周期中任何寄存器的內(nèi)容都不會被改變D．當前程序在每條指令執(zhí)行結束時都可能被外部中斷打斷在系統(tǒng)總線的數(shù)據(jù)線上，不可能傳輸?shù)氖茿．指令 B．操作數(shù)C．握手（應答）信號 D．中斷類型解答：C。握手（應答）信號在通信總線上傳輸。L4～L0，M4M3M2M1M0，Mi=1（0≤i≤4）表示對Li級中斷進行屏蔽。若中斷響應優(yōu)先級從高到低的順序是L4→L0→L2→L1→L3，則L1序中設置的中斷屏蔽字是A．11110B．01101 C．00011D．01010解答：D。高等級置0表示可被中斷，比該等級低的置1表示不可被中斷。50MHz，AI/O，500A200CPUAI/OA．0.02%B．0.05%C．0.20%D．0.50%解答：C200500200×500﹦10個周期，100000÷50M=0.20%。2012年計算機組成原理真題假定基準程序A在某計算機上的運行時間為100秒，其中90秒為I/O時間。若CPU速度提高50%，I/OA所耗費的時間是A.55秒 B.60秒C.65秒 D.70秒假定編譯器規(guī)定int和short類型長度占32位和16位，執(zhí)行下列語言語句unsignedshortx=65530;unsignedinty=x;得到y(tǒng)的機器數(shù)為A.00007FFA B.0000FFFA C.FFFF7FFA D.FFFFFFFAfloat類型（IEEE754單精度浮點數(shù)格式）能表示的最大正整數(shù)是A.2126-2103 B.2127-2104 C.2127-2103 D.2128-2104short3216C語言程序段如下：struct{ inta; charb; shortc; }record; record.a=273;record0Xc0080Xc008record.c分別為A.0x00、0xC00DB.0x00、0xC00E C.、0xC00D.、0xC00E下列關于閃存（FlashMemory）的敘述中，錯誤的是信息可讀可寫，并且讀、寫速度一樣快MOS管組成，是一種半導體存儲器掉電后信息不丟失，是一種非易失性存儲器采用隨機訪問方式，可替代計算機外部存儲器假設某計算機按字編址，Cache4個行，Cache和主存之間交換的塊為1Cache2LRU0,4,8,2,0,6,8,6,4,8Cache的次數(shù)是A.1B.2C.3D.43357、3、12、5和6個微命令，則操作控制字段至少有A.5位 B.6位 C.15位 D.33位100MHz32位，地址/數(shù)據(jù)線復用，每傳送一次地址或者數(shù)據(jù)占用一個時鐘周期。若該總線支持突發(fā)（猝發(fā)）128位數(shù)據(jù)所需要的時間至少是A.20ns B.40ns C.50ns D.80nsUSB總線特性的描述中，錯誤的是A.可實現(xiàn)外設的即插即用和熱拔插B.可通過級聯(lián)方式連接多臺外設C.是一種通信總線，連接不同外設D.2位數(shù)據(jù)，數(shù)據(jù)傳輸率高I/O總線的數(shù)據(jù)線上傳輸?shù)男畔↖.I/O接口中的命令字 II.I/O接口中的狀態(tài)字 III.中斷類型號A.僅I、II B.僅I、III C.僅II、III D.I、、III響應外部中斷的過程中，中斷隱指令完成的操作，除保護斷點外，還包括I.關中斷 II.保存通用寄存器的內(nèi)III.形成中斷服務程序入口地址并送PCA.僅I、II B.僅I、III C.僅II、III D.、、II2013年計算機組成原理真題某計算機主頻為1.2 GHz，其指令分為4類，它們在基準程序中所占比及CPI如下表所示指令類型所占比例CPIA50%2B20%3C10%4D20%5該機的MIPS數(shù)是A.100 B.200C.400D.60012.C解析：基準程序的CPI=2*0.5+3*0.2+4*0.1+5*0.2=3，計算機的主頻為1.2GHa，為1200MHz，該機器的是MIPS為1200/3=400。IEEE754C6400000H，則該數(shù)的值是A.-1.5×213 B.-1.5×212 C.-0.5x×213 D.-0.5×212A解析：IEEE754C6400000H，二進制格式為1100011001000000000000000000因此，浮點數(shù)的值為-1.5×2138x、y的機器數(shù)分別為[x]補=11110100，[y]補=10110000。若整型變量z=2*x+y/2，則z的機器數(shù)為A.11000000 B.00100100 C.10101010 D.溢Ax左移一位，y110000008/數(shù)至少為A.2 B.3 C.4 D.5256MB，按字節(jié)編址。虛擬地址空間大小4GB，4KB，TLB（快表）4有效位標記頁框號…0FF180H0002H…13FFF1H0035H…002FF3H0351H…103FFFH0153H…則對虛擬地址03FFF180H進行虛實地址變換的結果是A.0153180H B.0035180H C.TLB缺失 D.缺頁A解析：虛擬地址為03FFF180H，其中頁號為03FFFH，頁內(nèi)地址為03FFFH0153H，頁框號0153180H。假設變址寄存器R的內(nèi)容為1000H，指令中的形式地址為2000 H；地址1000H中的內(nèi)容為2000H，地址2000H中的內(nèi)容為3000H，地址3000 H中的容為4000H，則變址尋址方式下訪問到的操作數(shù)是A.1000H B.2000H C.3000H D.4000HD相加之后，得到操作數(shù)的實際地址，根據(jù)實際地址訪問內(nèi)存，獲取操作數(shù)4000H。某CPU主頻為1.03 GHz，采用4級指令流水線，每個流水段的執(zhí)行需要個時鐘周期。假定CPU執(zhí)行了100條指令，在其執(zhí)行過程中，沒有發(fā)生任何流水線阻塞，此時流水線的吞吐率為A.0.25×109條指令/秒 B.0.97×109條指令/秒C.1.0×109條指令/秒 D.1.03×109條指令/秒C解析：采用4100條指令，在執(zhí)行過程中共用4+(100-1)=103CPU1.03GHzG1.03G*100/103=1.0*109條指令/秒。下列選項中，用于設備和設備控制器（I/O）之間互連的接口標準是A.PCI B.USB C.AGP D.PCI-ExpressBUSBB。RAID磁盤鏡像 II.條帶化 III.奇偶校驗 IV.增加Cache機制A.僅I、II B.僅I、III C.僅I、III和IV D.僅II、III和IVBRAID偶校驗。其余選項不符合條件。10000/6ms，磁盤傳輸速率是20MB/s0.2ms，4KB約為A.9msB.9.4msC.12msD.12.4msB10000/6ms3ms，6ms4KB0.2ms，0.2ms，3+6+0.2+0.2=9.4ms。I/ODMAI/OCPU，DMA中斷響應發(fā)生在一條指令執(zhí)行結束后，DMA后I/ODMAI/ODMA22.DI/O設備輸入每個數(shù)據(jù)的過程中，由于無需CPUCPUI/OCPUDMA方式與之不同。DMACPUI/O的開始和結束時，才需CPU干預，整塊數(shù)據(jù)的傳送是在控制器的控制下完成的。答案D的說法不正確。2014年計算機組成原理真題程序P在機器M20CPI1.2倍，則P在M上的執(zhí)行時間是。A．8.4秒 B．11.7秒 C．14秒 D．16.8秒解：不妨設原來指令條數(shù)為xCPI20/x，經(jīng)過編譯優(yōu)化后，指令條CPI增加到原來的1.2么現(xiàn)在PM*CPI=0.7x*24/x=24*0.7=16.8秒，選。若x=103，y=-25，則下列表達式采用8位定點補碼運算實現(xiàn)時，會發(fā)生溢出的是。x+y B．-x+y C．x-y D．-x-y解：8位定點補碼表示的數(shù)據(jù)范圍為-128~127，若運算結果超出這個范圍則會溢出選項B排除；D127C。該題也可按照二進制寫出兩個數(shù)進行運算觀察運算的進位信息得到結果floatIEEE754單精度浮點格式表示。假設兩個float型變量xy32位寄存器f1f2(f1)=CC90x和y之間的關系為。x<yC．x>y且符號相同x<y且符號不同D．x>y(f1)和(f2)對應的二進制分別是和根據(jù)IEEE75411.001，而(f2)11.1，則可知兩數(shù)均為負數(shù)，符號相同，B、D排除，(f1)的絕對值為1.001×226，(f2)的絕對值為1.1×2-30，則(f1)的絕對值比(f2)的絕對值大，而符號為負，真值大小相反，即(f1)的真值比(f2)的真值小，即x<y，選A。與41100可以看出兩數(shù)均為100(f1)的階碼大于(f2)IEEE754真值的絕對值必然大，可知(f1)真值的絕對值大于(f2)真值的絕對值，因為都為負數(shù)，則。256MBDRAMDRAM芯片的地址引腳和數(shù)據(jù)引腳總數(shù)是 。A．19 B．22

C．30 D．36解位的芯片數(shù)據(jù)線應為8根，地址線應為根，而DRAM采用地址復用技術，地址線是原來的 且地址信號分行、列兩次傳送。地址線數(shù)為22/2=11根，所以地址引腳與數(shù)據(jù)引腳的總數(shù)根，A。此題需要注意的是DRAM是采用傳兩次地址的策略的，所以地址線為正常的一半，這是很多考生容易忽略的地方此題需要注意的是DRAM是采用傳兩次地址的策略的，所以地址線為正常的一半，這是很多考生容易忽略的地方。CacheCacheACache的缺失損失B高CacheCCPU平均訪存時間D．減少指令流水線資源沖突Cache與數(shù)據(jù)CacheCache么指令流水線中取指部分和取數(shù)部分就可以很好的避免沖突，即減少了指令流水線的沖突。1632（含尋址方式位）8位，Store若基址寄存器可使用任一通用寄存器，且偏移量用補碼表示，則Store指令中偏移量的取值范圍是。A．-32768~+32767C．-65536~+65535

B．-32767~+32768D．-65535~+65536解．采用32位定長指令字，其中操作碼為8位，兩個地址碼一共占用32-8=24