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PLD硬件特性第1頁可編程邏輯器件（ProgrammableLogicDevice）PLD是70年代發(fā)展起來一個數(shù)字邏輯集成器件，是大規(guī)模集成電路技術發(fā)展產(chǎn)物，是一個半定制集成電路。結合EDA技術能夠快速方便地構建數(shù)字電路系統(tǒng)。CPLD和FPGA是兩大類大規(guī)?？删幊踢壿嬈骷?。是EDA技術對象。PLD硬件特性第2頁數(shù)字電路系統(tǒng)都是由基本邏輯門來組成,由基本門電路能夠組成兩類數(shù)字電路。組合邏輯電路，輸出是當前輸入狀態(tài)函數(shù)。時序邏輯電路，輸出是前一狀態(tài)和當前輸入函數(shù)含有存放元件。基本邏輯門電路有各種，比如與門，非門，或門，傳輸門，與非門，或非門等等。實際上不是全部基本門電路都是需要，任何組合邏輯函數(shù)都能夠化簡成“與-或”表示式，即任何組合電路都能夠用“與門-或門”二級電路實現(xiàn)。一樣任何時序邏輯電路都能夠由組合電路加上存放元件即“鎖存器、觸發(fā)器”組成。PLD器件就是基于這一點提出可編程電路結構，即乘積項邏輯可編程結構，如上圖。PLD硬件特性第3頁PLD概述“與-或”結構組成PLD器件功效比較簡單。ROM存放電路是一個給出地址信號得到輸出數(shù)據(jù)，存放單元存放信息不一樣，地址單元輸出數(shù)據(jù)就不一樣，這也是一個輸入輸出邏輯關系，是經(jīng)過給地址“查表”來實現(xiàn)。多個查表組成查表陣列，即可編程門陣列(ProgrammableGateArray)乘積項可編程結構和查表可編程結構分別是CPLD和FPGA基本工作原理。PLD硬件特性第4頁PROM(ProgrammableReadOnlyMemory)PAL(ProgrammableLogicArray)PAL(PAL(ProgrammableArrayLogic)可重復編程GAL(GenericArayLogic)EPLD：大規(guī)模PLDPLD硬件特性第5頁可編程邏輯器件種類多，各PLD供給商都提供有本身特點PLD器件PLD硬件特性第6頁1、按照集成度來區(qū)分不一樣PLD器件低級程度：可用邏輯門數(shù)在500門以下PROM,PAL,PLA,GAL高集成度：CPLD，F(xiàn)PGA都屬于復雜PLD2、從結構上分類乘積項結構器件：大部分簡單PLD和CPLD查找表結構器件：有簡單查找表組成可編程門，再組成陣列FPGAPLD硬件特性第7頁3、編程即依據(jù)設計熔絲圖文件燒斷對應熔絲OTP器件經(jīng)過擊穿漏層使兩點之間導通較高編程電壓，紫外光擦除電擦除SRAM查表結構，大多數(shù)FPGA采取，編程信息由SRAM保留斷電丟失需上電重新配置?？蓪掖尉幊虜嚯姴粊G失編程信息習慣上把掉電后重新上電后能保持編程邏輯是CPLD不然為FPGAPLD硬件特性第8頁簡單PLD，結構上由簡單“與-或”門陣列和輸入輸出單元組成。簡單PLD有：PROM,PLA,PAL,GAL等先熟悉下慣用邏輯電路符號EDA軟件中原理圖普通用“慣用符號”描述PLD硬件特性第9頁PLD結構特殊，邏輯門符號用一個約定符號來簡化圖表示PLD內(nèi)部輸入緩沖電路，互補結構圖2-6是PLD中與陣列簡化圖，表示能夠選擇ABCD中任一組或者全部輸入與門，形象表示與陣列，詳細硬件實現(xiàn)時與門可能根本不存在。圖2-7是或陣列簡化圖形表示。陣列關系中交叉線表示兩線未連接，黑點表示固定連接，交叉點打叉表示該點可編程，它連接能夠編程改變。PLD硬件特性第10頁可編程只讀存放器，除了做存放器外，還能夠做PLD用一個ROM器件主要由地址譯碼部分，ROM單元陣列和輸出緩沖部分組成。PLD硬件特性第11頁從可編程邏輯器件角度來分析PROM這些式子都能夠看做邏輯與運算，也就是能夠把地址譯碼部分看做是一個與陣列PLD硬件特性第12頁對于存放單元陣列輸出，能夠用以下邏輯關系來表示。顯然能夠認為上式是一個或陣列，與上面與陣列不一樣是這里Mx,y是能夠編程。PLD硬件特性第13頁從前面分析我們能夠把PROM結構表示成一個不可編程與陣列和一個可編程或陣列。PLD硬件特性第14頁表示成PLD陣列圖PROM直觀清楚地表示PROM中固定與陣列和可編程或陣列,PROM地址線是與陣列n個輸入變量，經(jīng)過不可編程與陳列產(chǎn)生2n個最小項（乘積項），再經(jīng)過可編程或陣列產(chǎn)生m個輸出函數(shù)，m位PROM輸出數(shù)據(jù)位寬。已知半加器邏輯表示式：PLD硬件特性第15頁用4*2PROM編程實現(xiàn)這兩個式子是右圖所表示結構布爾表示式，是“乘積項”方式，A0A1分別是加數(shù)和被加數(shù)，F(xiàn)0為和，Ｆ1為進位。反之依據(jù)邏輯關系就能夠得到陣列點連接關系從而能夠形成陣列點文件，這個文件對于普通PLD器件稱為熔絲圖文件(FuseMap)，對于PROM則是存放單元編程數(shù)據(jù)文件。PROM只適適用于組合邏輯電路可編程，輸入變量增加會引發(fā)存放容量增加。PLD硬件特性第16頁PROM實現(xiàn)組合邏輯函數(shù)時，存放單元利用率低，它與陣列全譯碼，產(chǎn)生全部最小項，實際應用中組合邏輯函數(shù)并不需要全部最小項，PLA是對PROM進行改進，它與陣列和或陣列都是可編程。PLD硬件特性第17頁任何組合函數(shù)都能夠采取PLA實現(xiàn)，實現(xiàn)時需把邏輯函數(shù)化簡成最簡單與或表示式，然后用可編程與陣列組成與項，用可編程或陣列組成與項或運算。PLD硬件特性第18頁PLA上圖是一個6*3PLA與8*3PROM比較，二者在大部分實際應用中能夠?qū)崿F(xiàn)相同邏輯功效。PLA相比較與PROM能夠節(jié)約乘積相線，在PLA規(guī)模增大時優(yōu)勢顯著。PLA利用率高，不過需要邏輯與或最簡表示式，對于多輸入函數(shù)包括算法比較復雜，兩個陣列均可編程會是編程后器件運行速度減慢。所以使用受到限制，只在小規(guī)模邏輯上應用。PLD硬件特性第19頁可編程陣列邏輯PAL也包含與陣列和或陣列，不過或陣列固定與陣列可編程，它能夠防止PLA一些問題，運行速度有所提升。PAL各個邏輯函數(shù)輸出化簡，無須考慮公共乘積項，送或門乘積項數(shù)目是固定可大大化簡設計算法，同時使單個輸出乘積項數(shù)有限。PLD硬件特性第20頁PROM，PLA，PAL這些可編程結夠只能處理組合邏輯可編程，時序邏輯電路是由組合電路家存放單元(鎖存器，觸發(fā)器，RAM)組成，在PAL加上輸出存放器單元后就能夠?qū)崿F(xiàn)時序電路可編程。PLD硬件特性第21頁1985年由Lattice在PAL基礎上設計出GAL器件GALOLMC有各種組態(tài)，可配置成專用組合輸入輸出雙向I/O存放器輸入輸出能夠簡化電路板布局布線，和大多數(shù)PAL器件兼容，它依然被廣泛應用。PLD硬件特性第22頁現(xiàn)在超大規(guī)模集成電路制造以CPLD、FPGA為主流行CPLD中，AlteraMAX7000系列器件含有經(jīng)典性，它包含32-256個宏單元，上圖為每個宏單元結構。每16個宏單元組成一個邏輯陣列塊(LAB)。PLD硬件特性第23頁MAX7000系列每個宏單元包含一個可編程“與陣列”和固定“或”陣列，以及一個可配置存放器，每個宏單元共享擴展乘積項和高速并聯(lián)擴展乘積項它們向每個宏單元提供32個乘積項，以組成復雜邏輯函數(shù)。MAX7000結構中包含有5個主要部分：邏輯陣列塊，宏單元，擴展乘積項(共享和并聯(lián))，可編程連線陣列和I/O控制塊。PLD硬件特性第24頁LAB由16個宏單元陣列組成，MAX7000結構主要由多個LAB組成陣列以及它們之間連線組成，多個LAB經(jīng)過可編程連線陣列(PIA)和全局總線連接在一起。對每個LAB，輸入信號來自3部分：作為通用邏輯輸入PIA36個信號；來自全局控制信號，用于存放器輔助功效；從I/O引腳到存放器直接輸入通道。PLD硬件特性第25頁它們可單獨配置為時序邏輯和組合邏輯工作方式邏輯陣列：實現(xiàn)組合邏輯給每個宏單元提供5個乘積項。乘積項選擇矩陣：分配乘積項作為到或門和異或門主要邏輯輸入，實現(xiàn)組合邏輯函數(shù)?；蛘甙堰@些成積項作為宏單元中存放器輔助輸入：清零，置位，時鐘，時鐘使能控制。PLD硬件特性第26頁宏單元可編程存放器：可單獨被配置為帶有可編程時鐘控制D，T，JK，SR觸發(fā)器工作方式實現(xiàn)時序邏輯功效。也能夠?qū)⒋娣牌髋月返?，以實現(xiàn)組合邏輯電路工作方式。每個存放器支持異步清零和異步置位功效由乘積項選擇矩陣分配。每個存放器復位可由低電平有效全局專用引腳信號來驅(qū)動。每個可編程存放器可按照3種時鐘輸入模式：PLD硬件特性第27頁可編程存放器3種時鐘輸入模式全局時鐘信號：能實現(xiàn)最快時鐘到輸出性能，全局時鐘輸入直接連向每一個存放器CLK端。全局時鐘由高電平有效時鐘信號使能：提供每個觸發(fā)器時鐘使能信號。用乘積項實現(xiàn)一個陣列時鐘：觸發(fā)器來自隱埋宏單元或I/O引腳信號進行控制，其速度較慢。PLD硬件特性第28頁復雜邏輯函數(shù)需要附加乘積項，利用宏單元提供所需邏輯資源，MAX7000還能夠利用共享和并聯(lián)擴展乘積項，作為附加乘積項直接送到本LAB中任一宏單元中。共享擴展項：每個LAB有16個，由每個宏單元提供一個單獨乘積項經(jīng)過一個非門反饋到邏輯陣列中，可被LAB內(nèi)任一宏單元使用和共享。PLD硬件特性第29頁并聯(lián)擴展項：是宏單元中一些沒有被使用乘積項，可分配到鄰近宏單元（借用）去實現(xiàn)快速復雜邏輯函數(shù)。PLD硬件特性第30頁不一樣LAB經(jīng)過在可編程連線陣列PIA上布線，以相互連接組成所需邏輯，這個全局總線是一個可編程通道。MAX7000內(nèi)部專用輸入，I/O引腳和宏單元輸出都連接到PIA，由PIA把這些信號送到器件內(nèi)各個地方。PLD硬件特性第31頁I/O控制塊允許每個I/O引腳單獨被配置為輸入輸出和雙向工作方式。全部I/O引腳都有一個三態(tài)緩沖器，它控制信號來自一個多路選擇器，可選擇用全局輸出使能信號其中之一進行控制或者接地或電源。器件引腳PLD硬件特性第32頁I/O控制塊引腳三態(tài)緩沖控制端接地時，輸出高阻，這時能夠做專用輸入引腳。三態(tài)緩沖控制端接電源時，輸出一直使能，為普通輸出引腳。MAX7000結構提供雙I/O反饋。當I/O引腳被配置成輸入引腳時，與其相聯(lián)宏單元能夠作為隱埋邏輯使用。MAX7000I/O控制塊還提供減緩輸出緩沖器電壓擺率選擇項，以降低工作速度要求不高信號在開關瞬間產(chǎn)生噪聲。MAX7000為了降低功耗，提供可編程速度或功率優(yōu)化，應用設計中能夠關鍵部分全功率狀態(tài)而其余部分可工作在低功率狀態(tài)。I/O工作電壓，E，S系列5伏電壓，A和AE系列為3.3伏混合工作電壓，B系列2.5伏工作電壓。PLD硬件特性第33頁除CPLD外另一類大規(guī)?？删幊踢壿嬈骷﨔PGA使用是另一個可編程邏輯形成方法，即可編程查表(LookUpTable,LUT)結構LUT是可編程最小邏輯組成單元。大部分FPGA采取基于用SRAM組成邏輯函數(shù)發(fā)生器，一個N個輸入LUT能夠?qū)崿F(xiàn)N個輸入變量任何邏輯功效。PLD硬件特性第34頁一個N輸入查找表，需要SRAM存放N個輸入組成真值表，需要2N個位SRAM單元，全部N不可能很大，不然LUT利用率很低。多于N個輸入邏輯函數(shù)分幾個查找表分開實現(xiàn)。PLD硬件特性第35頁Xlinx企業(yè)XC4000系列，Spartan系列，Altera企業(yè)FLEX10K、ACEX、APEX、Cyclone系列都是采取SRAM查找表組成，是經(jīng)典FPGA器件。Cyclone系列是一款低成本高性價比經(jīng)典FPGA器件。Cyclone器件主要由：邏輯陣列塊(LAB)、嵌入式存放塊、I/O單元和PLL等模塊組成，各模塊之間存在豐富互聯(lián)線和時鐘網(wǎng)絡。PLD硬件特性第36頁PLD硬件特性第37頁Cyclone器件可編程資源主要來自邏輯陣列塊LAB，每個LAB都是由多個LE(LogicElement)邏輯單元來組成。它是基本可編程單元。上圖LE主要由一個4輸入查找表LUT、進位鏈邏輯和一個可編程存放器組成。4輸入LUT可完成任意4輸入1輸出組合邏輯功效，進位鏈邏輯帶進位選擇，可靈活組成加法或減法邏輯。每個LE輸出都能夠連接到局部布線，行列，LUT鏈存放器鏈等布線資源。LE中每個可編程存放器可配置成D,T,JK,SR存放器模式。都含有數(shù)據(jù),異步數(shù)據(jù)裝載，時鐘，時鐘使能，清零和異步置位/復位輸入信號。在只需組合邏輯場所能夠?qū)⒋娣牌髋月?。LE有3個輸出驅(qū)動內(nèi)部互連，一個LE中觸發(fā)器和LUT能夠用來完成不相關功效。PLD硬件特性第38頁CycloneLE能夠工作在兩種操作模式：普通模式；動態(tài)算術模式普通模式下LE適合通用邏輯應用和組合邏輯實現(xiàn)，來組LAB局部互連4個輸入將作為4輸入1輸出LUT輸入端口，LE輸入信號能夠作為LE中存放器異步轉(zhuǎn)載信號。PLD硬件特性第39頁動態(tài)算術模式下能夠更加好實現(xiàn)加法器，計數(shù)器，累加器，比較器。單個LE內(nèi)有4個2輸入LUT，能夠被配置成動態(tài)加法/減法器。PLD硬件特性第40頁LAB結構PLD硬件特性第41頁LABLAB(邏輯陣列塊)由一系列相鄰LE組成，每個LAB包含10LE，LE進位與級聯(lián)鏈，控制信號，LAB局部互連，LUT鏈和存放器鏈。LE排列成LAB陣列，組成了FPGA豐富編程資源。局部互連用來在同一個LAB中LE之間傳輸信號，LUT鏈用來連接LELUT輸出和下一個LELUT輸入，存放器鏈用來連接下一個LE存放器輸出和下一個LE存放器數(shù)據(jù)輸入。LAB中局部互連信號能夠驅(qū)動在同一個LAB中LE，能夠連接行與列互連和在同一個LAB中LE。PLD硬件特性第42頁相鄰LAB、PLL(鎖相環(huán))、嵌入式RAM塊經(jīng)過直線也能夠驅(qū)動一個LAB局部互連。PLD硬件特性第43頁每個LAB都有專用邏輯生成LE控制信號，這些控制信號有：時鐘，時鐘使能，異步清零，同時清零，異步預置/裝載，同時裝載，加減控制，上圖為這些控制信號生成邏輯圖。PLD硬件特性第44頁動態(tài)算術模式下，LE快速進位選擇功效由進位選擇鏈提供，進位選擇鏈經(jīng)過冗余進位計算方式提升進位功效速度，計算進位時，預先對進位輸入0和1兩種情況都計算，然后再選擇。LE之間也存在進位鏈，一個LAB中存在兩條進位鏈PLD硬件特性第45頁LE之間除了LAB局部互連和進位外，還有LUT鏈、存放器鏈使用LUT鏈能夠把相鄰LE中LUT連接起來組成復雜組合邏輯，存放器鏈能夠把相鄰LE中存放器連接起來，組成諸如移位存放器功效PLD硬件特性第46頁Cyclone器件中，連接LE，M4K存放塊，I/O引腳使用MultiTrack多路徑互連結構，這種結構采取了DirectDrive技術。嵌入式存放器由數(shù)十個M4K存放器塊組成，每個存放塊含有很強伸縮性，可實現(xiàn)4KRAM；200MHZ高速性能；雙端口存放器；單個雙端口存放器；單端口存放器；字節(jié)使能；校驗；移位存放器；FIFO設計；ROM設計：混合時鐘模式。嵌入式存放器經(jīng)過各種連線與可編程資源實現(xiàn)連接，可大大增強FPG性能，擴大FPGA應用范圍。時鐘復位等信號往往作用于系統(tǒng)中每個時序邏輯單元，Cyclone器件中設置有復雜全局時鐘網(wǎng)絡，以降低時鐘信號傳輸延時，PLL(鎖相環(huán))用來調(diào)整時鐘信號波形頻率和相位。PLD硬件特性第47頁Cyclone器件內(nèi)部LVDS(低差分串行)接口電路CycloneI/O支持各種I/O接口，符合各種I/O標準，支持差分I/O標準，比如LVDS和RSDS(去抖動差分信號)，也支持普通單端I/O標準，比如LVTTL,LVCMOS,SSTL和PCI等，Cyclone器件內(nèi)LVDS緩沖器能夠支持最高達640Mbps數(shù)據(jù)傳輸速度，含有更低電磁干擾，和更低電源功耗。PLD硬件特性第48頁可編程邏輯器件規(guī)模和復雜程度日益增加，CPLD/FPGA應用中，測試越來越主要，測試分為軟測試：邏輯設計正確性(功效和時延)。硬測試：引腳連接，I/O功效。對內(nèi)部邏輯測試是應用設計可靠性主要確保，需要在設計時加入用于測試部分邏輯，即進行可測性設計(DesignForTest,DFT)在設計完成后用來測試關鍵邏輯。器件廠商提供一個技術，在可編程邏輯器件中嵌入某種邏輯功效模塊，于EDA軟件配合提供一個嵌入式邏輯分析儀，幫助測試工程師發(fā)覺內(nèi)部邏輯問題。AlteraSignalTapII技術就是代表之一。PLD硬件特性第49頁JoinTestActionGroup聯(lián)合測試行動組IEEE1149.1-1990邊界掃描測試技術規(guī)范大多數(shù)CPLD/FPGA廠家器件恪守IEEE規(guī)范，并為輸入和輸出引腳以及專用配置引腳提供邊界掃描測試(BoardScanTest,BST)能力。當器件工作在JTAGBST模式時，使用4個I/O引腳和一個可選引腳TRST作為JTAG引腳。上表描述了這5個引腳功效。設計者可用邊界掃描存放器來測試外部引腳連接或器件運行時捕捉內(nèi)部數(shù)據(jù)。PLD硬件特性第50頁Lattic企業(yè)CPLD產(chǎn)品主要有：ispLSI，ispMACH系列，Lattice首先創(chuàng)造isp(In-SystemProgrammblility)下載方式。ispLSI系列集成度介于1000門到60000門之間，管腳延時最小達3ns支持在系統(tǒng)編程和JTAG邊界掃描測試功效。ispMACH系列CPLD器件有ispMACH4000V,3.3V電壓ispMACH4000B,2.5V電壓ispMACH4000C1.8V供電電壓。EC和ECP系列是FPGA器件系列，ECP系列器件中還嵌入了DSP模塊PLD硬件特性第51頁行業(yè)領先地位PLD硬件特性第52頁Altera企業(yè)FPGA器件有兩類配置下載方式：主動配置方式和被動配置方式。主動配置方式由FPGA器件引導配置操作過程，它控制著外部存放器和初始化過程，被動配置方式則由外部計算機控制配置過程。FPGA正常工作時，它配置數(shù)據(jù)存放在SRAM中，SRAM易失，每次加電配置數(shù)據(jù)必須重新下載，試驗系統(tǒng)中普通是被動配置方式，實用系統(tǒng)中必須由FPGA主動引導配置操作過程，主動從外圍專用存放芯片取得配置數(shù)據(jù)。Altera提供一系列專用配置器件即EPC型號存放器。Cyclone系列器件提供了AS方式配置器件，EPCS系列也是采取串行配置。采取串行矢量格式文件pof或JamByte-Code(.jbc)等文件格式對其進行編程。Actel企業(yè)生產(chǎn)FPGA廣泛應用于通信領域PLD硬件特性第53頁大規(guī)模可編程邏輯器件出現(xiàn)以前，設計數(shù)字系統(tǒng)時，把器件焊接在電路板上是設計最終一步，系統(tǒng)存在問題時往往要重新設計電路圖和電路板，CPLD/FPGA出現(xiàn)改變了這一切，人們在邏輯設計時能夠在設計詳細電路前把CPLD/FPGA器件焊接在電路板上，在設計調(diào)試時能夠隨時改變整個電路硬件邏輯關系，而不用改變電路板結構。這些都是得益于CPLD/FPGA器件在系統(tǒng)下載或重新配置功效。當前常見CPLD/FPGA器件編程工藝有三種：電可擦除編程工藝優(yōu)點是信息不丟失，但編程速度慢，基于SRAM編程速度快，邏輯隨時可改變。但掉電信息丟失，保密性不好。CPLD編程FPGA配置能夠用專用編程設備，也能夠使用下載電纜。編程信息保留在SRAM中，加電要重新配置CPLD普通用這個技術早期FPGA采取這種結構編程工藝PLD硬件特性第54頁AlteraByteBlasterMV、ByteBlasterII并行下載電纜，連接PC