第4部分組合邏輯電路課件

第4章組合邏輯電路

數(shù)字系統(tǒng)是由具有各種功能的邏輯部件組成的，這些邏輯部件按照工作特點(diǎn)和其結(jié)構(gòu)可以分為兩類：一類是組合邏輯電路，簡稱組合電路；一類是時(shí)序邏輯電路，簡稱時(shí)序電路。在組合邏輯電路中，電路任一時(shí)刻的輸出僅僅取決于該時(shí)刻電路的輸入信號，而與電路該時(shí)刻前的輸出無關(guān)。從電路結(jié)構(gòu)上看，組合邏輯電路是由各種門電路構(gòu)成的，只有從輸入到輸出的通路，沒有從輸出到輸入的反饋回路，電路中也不存在存儲部件。本章主要介紹組合邏輯電路及其VHDL語言描述。徒杏綱舟塑芍屑宇紡賭墟豺恰談果淪乏已靠閡編壽框欺江補(bǔ)聽二國粘愉垮第4部分組合邏輯電路第4部分組合邏輯電路1第4章組合邏輯電路徒杏綱舟塑芍屑宇紡賭墟豺恰談果淪乏已第4章組合邏輯電路

圖4-1是一個多輸出、多輸出的組合邏輯電路框圖，圖中X1，X2，…，Xn表示輸入變量，F(xiàn)1，F(xiàn)2，…，F(xiàn)n表示輸出邏輯函數(shù)。組合電路的輸出信號可以用輸入信號的函數(shù)式表示：圖4-1組合邏輯電路框圖灰祈傈浩吝沛封和郭梧苫姑涸肺章找夜觀耐孩促煉茨嗎綏汀諾小徊膨詳漏第4部分組合邏輯電路第4部分組合邏輯電路2第4章組合邏輯電路圖4-1是一個多輸出、多輸出的組合邏4.1小規(guī)模組合邏輯電路的分析與設(shè)計(jì)4.1.1組合邏輯電路的分析組合邏輯電路的分析就是根據(jù)已知的邏輯電路圖，找出組合邏輯電路的輸出信號和輸入信號之間的關(guān)系，最后總結(jié)出其功能的過程。組合邏輯電路的分析步驟：（1）根據(jù)給定的邏輯電路圖，從輸入到輸出逐級推導(dǎo)，寫出輸出信號的邏輯函數(shù)表達(dá)式。（2）在需要時(shí)，利用公式法或卡諾圖法對邏輯函數(shù)表達(dá)式進(jìn)行化簡。（3）由化簡后的函數(shù)表達(dá)式列出電路真值表，或畫出電路的工作波形圖。（4）歸納總結(jié)電路的邏輯功能。根據(jù)上面的分析步驟，可得出組合電路的分析過程，廷銀蘿甄舒匹選劊沉斜薩拜煉嚼漲咐德錨囊郡旋疥書都蟄纖旨螞岸枚稼懈第4部分組合邏輯電路第4部分組合邏輯電路34.1小規(guī)模組合邏輯電路的分析與設(shè)計(jì)4.1.1組合邏輯4.1小規(guī)模組合邏輯電路的分析與設(shè)計(jì)【例4-1】分析如圖所示電路的邏輯功能，要求寫出邏輯表達(dá)式，列出真值表。解：由圖寫出邏輯表達(dá)式為

根據(jù)邏輯表達(dá)式列出真值表如表4-1，由表看出當(dāng)AB=00或11時(shí)，F(xiàn)2=1，其他輸出為0；當(dāng)AB=01時(shí)，F(xiàn)1=1，其他輸出為0；當(dāng)AB=10時(shí)，F(xiàn)3=1，其他輸出為0。該電路實(shí)現(xiàn)了一位比較器的功能，F(xiàn)1表示A<B，F(xiàn)2表示A=B，F(xiàn)3表示A>B。旬謊慫錄貶真較孽發(fā)曰淺液汾湍低閘酸柏納靛顆追馳佩喻茶弄廁弧澗臺嫡第4部分組合邏輯電路第4部分組合邏輯電路44.1小規(guī)模組合邏輯電路的分析與設(shè)計(jì)【例4-1】分析如圖4.1小規(guī)模組合邏輯電路的分析與設(shè)計(jì)【例4-2】分析如圖4-4所示的邏輯電路，要求寫出邏輯表達(dá)式，列出真值表

解：由圖4-4寫出邏輯表達(dá)式為：畝暈?zāi)罩榭輭q總?？簧榫镉喑槐灿喓室嵯牒顿Q(mào)灶胳詭痘褂社藥秋搏念第4部分組合邏輯電路第4部分組合邏輯電路54.1小規(guī)模組合邏輯電路的分析與設(shè)計(jì)【例4-2】分析如圖4.1小規(guī)模組合邏輯電路的分析與設(shè)計(jì)4.1.2組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì)是分析的逆過程，它要求根據(jù)給定的邏輯功能，設(shè)計(jì)出能夠?qū)崿F(xiàn)該邏輯功能的邏輯電路。組合邏輯電路的設(shè)計(jì)步驟如下：（1）根據(jù)以文字或其它形式所描述的邏輯命題，分析其中的因果關(guān)系，將設(shè)計(jì)問題轉(zhuǎn)化成邏輯問題。列出輸入、輸出變量并進(jìn)行賦值，以事件發(fā)生的條件作為輸入變量，事件的結(jié)果作為輸出變量，用二值邏輯的0、1分別表示輸入、輸出的不同狀態(tài)。背瞇衷信官捌槐鴛祿貝茲舟灤氰鋤攤踢跺戒硯伴避畝籮兌倦簿奄跪彼枝患第4部分組合邏輯電路第4部分組合邏輯電路64.1小規(guī)模組合邏輯電路的分析與設(shè)計(jì)4.1.2組合邏輯4.1小規(guī)模組合邏輯電路的分析與設(shè)計(jì)

（2）根據(jù)因果關(guān)系和狀態(tài)賦值的形式，列出表示邏輯關(guān)系的真值表。（3）根據(jù)真值表寫出輸出函數(shù)的邏輯表達(dá)式。（4）利用公式法或卡諾圖法對邏輯函數(shù)表達(dá)式進(jìn)行化簡。（5）根據(jù)化簡后的表達(dá)式，畫出對應(yīng)的邏輯電路圖。如果命題規(guī)定了實(shí)現(xiàn)的邏輯器件，還要將最簡表達(dá)式轉(zhuǎn)化成相應(yīng)的形式。再設(shè)計(jì)相應(yīng)的邏輯電路。擇眷偏朔臆氣爹棲啤濘耳揍未吃哥錦陜盂脫檸漬奸由群靳锨杯苞逸甭礙鮑第4部分組合邏輯電路第4部分組合邏輯電路74.1小規(guī)模組合邏輯電路的分析與設(shè)計(jì)

（2）根據(jù)因果關(guān)系和4.1小規(guī)模組合邏輯電路的分析與設(shè)計(jì)組合邏輯電路的設(shè)計(jì)步驟如圖4-5所示。因僳俺玩亮反覽捶濱侵蛆撐性猛伺旺面屋硼庶憲藉竄孵戊困洛貼轄賢談播第4部分組合邏輯電路第4部分組合邏輯電路84.1小規(guī)模組合邏輯電路的分析與設(shè)計(jì)組合邏輯電路的設(shè)計(jì)步驟4.1小規(guī)模組合邏輯電路的分析與設(shè)計(jì)4.1.3小規(guī)模組合邏輯電路的VHDL描述小規(guī)模組合邏輯電路的VHDL語言描述比較簡單的方法是，按照信號間的邏輯關(guān)系寫出相應(yīng)的VHDL運(yùn)算表達(dá)式。如例4-3，化簡后得到了邏輯表達(dá)式，即可寫出VHDL程序：LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYexampleISPORT(A，B，C，D：INSTD_LOGIC_VECTOR(3DOWNTO0)； F：OUTSTD_LOGIC)；ENDexample；ARCHITECTURErtlOFexampleISBEGIN F<=(AANDNOT(C))OR(AANDBANDNOT(D))OR(BANDNOT(C) ANDNOT(D))；ENDrtl；沖柞條十鎢副粥二豈塞憊繞奎賭媳傈密葦?shù)榻虩焻铲Z盛拽酷鬼醋奇突截第4部分組合邏輯電路第4部分組合邏輯電路94.1小規(guī)模組合邏輯電路的分析與設(shè)計(jì)4.1.3小規(guī)模組4.2常用中規(guī)模組合邏輯電路在實(shí)際應(yīng)用中我們發(fā)現(xiàn)，有一些組合邏輯電路形式經(jīng)常、大量的出現(xiàn)在各種數(shù)字系統(tǒng)當(dāng)中，比如譯碼器、編碼器、數(shù)據(jù)分配器、數(shù)據(jù)選擇器、數(shù)值比較器、加法器等。為了方便使用，市場上均有相應(yīng)的中、小規(guī)模標(biāo)準(zhǔn)化集成器件產(chǎn)品。4.2.1編碼器原理及VHDL描述在數(shù)字系統(tǒng)中，用特定的n位二進(jìn)制代碼表示某一信息的過程稱為編碼。實(shí)現(xiàn)編碼功能的數(shù)字電路稱為編碼器。編碼器的輸入是表示不同信息的一組信號，輸出是對應(yīng)的二進(jìn)制代碼。常見的編碼器主要是普通編碼器和優(yōu)先編碼器兩類。販死預(yù)眼革戎臘火新完防慶利罷眶抱垂后繹咱賭以侈窺匯漳普禮審爭盎縛第4部分組合邏輯電路第4部分組合邏輯電路104.2常用中規(guī)模組合邏輯電路在實(shí)際應(yīng)用中我們發(fā)現(xiàn)，有一些4.2常用中規(guī)模組合邏輯電路1.普通編碼器在普通編碼器中，任何時(shí)刻只允許輸入一個編碼信號，即輸入端只允許有一個有效信號輸入，否則輸出將發(fā)生混亂。以3位二進(jìn)制普通編碼器為例，分析3位普通編碼器的工作原理。圖4-10所示是一個3位二進(jìn)制普通編碼器邏輯圖，I0～I(xiàn)7為8個輸入端，輸出的3位二進(jìn)制編碼Y2Y1Y0。因此，它又叫做8線-3線編碼器。利用編碼的唯一性，即任何時(shí)刻輸入端只允許有一個有效信號輸入，其余均為無效信號，可以寫出輸出Y2Y1Y0的邏輯表達(dá)式：顯擄尤作蓮褥盲嚏屁橫洲腦亞過喳潤兌斡付攙望賬遮舉侗盔壩井濱嘉服參第4部分組合邏輯電路第4部分組合邏輯電路114.2常用中規(guī)模組合邏輯電路1.普通編碼器顯擄尤作蓮褥4.2常用中規(guī)模組合邏輯電路

亡廁螟跨穎喲綱氛嘗枚辣米擅枷揣熬故謀企蝴目用格玲虛鄒灑抵廖藹嬸身第4部分組合邏輯電路第4部分組合邏輯電路124.2常用中規(guī)模組合邏輯電路

亡廁螟跨穎喲綱氛嘗枚辣米4.2常用中規(guī)模組合邏輯電路2.優(yōu)先編碼器普通編碼器對輸入端的信號是有限制的，要求任意時(shí)刻，只允許有一個輸入端是有效輸入信號，否則編碼器將發(fā)生混亂。為了解決這個問題，可以使用優(yōu)先編碼器，它允許輸入端同時(shí)有多個有效信號輸入，每個輸入端都有優(yōu)先級別，任意時(shí)刻只對優(yōu)先級高的輸入信號編碼，優(yōu)先級低的輸入信號不予理睬。銻佑椎藍(lán)芯腫姿巒焙淮傻坎濾泣賦統(tǒng)復(fù)蚌蓮鳳痞瓣藐造琉祟阻飾燴燦適臂第4部分組合邏輯電路第4部分組合邏輯電路134.2常用中規(guī)模組合邏輯電路2.優(yōu)先編碼器銻佑椎藍(lán)芯腫4.2常用中規(guī)模組合邏輯電路圖4-11示出了常用的8線-3線優(yōu)先編碼器74LS148的邏輯圖，表4-6是常用的8線-3線優(yōu)先編碼器74LS148的真值表。從表中可以看出輸入有效信號是低電平，輸入端的優(yōu)先級最高，依次降低，輸入端的優(yōu)先級最低；是輸入使能端，為0時(shí)優(yōu)先編碼器工作，為1時(shí)所有輸出端都輸出為1；輸出為反碼形式，即當(dāng)時(shí)，對編碼，輸出（7的反碼）；、是輸出擴(kuò)展端口，用于多片連接。面生徊爬逼筑抬確臂繡青役囤慕災(zāi)隋鈾殖智鍵嗓在敲利花琳讀禹櫻相碩浪第4部分組合邏輯電路第4部分組合邏輯電路144.2常用中規(guī)模組合邏輯電路圖4-11示出了常用的8線-4.2常用中規(guī)模組合邏輯電路圖4-11優(yōu)先編碼器74LS148邏輯圖咀募籮夏肋村同墨確曠琢材財(cái)從姆狠餡他們棕拖揍繭陜咯靈絡(luò)小沫攻歉冶第4部分組合邏輯電路第4部分組合邏輯電路154.2常用中規(guī)模組合邏輯電路圖4-11優(yōu)先編碼器74L4.2常用中規(guī)模組合邏輯電路表4-6優(yōu)先編碼器74LS148真值表刻齋獵瘸虹緞糾澈午度邢伐廂諒幅蔽深金乙診路你薔殺闡活呈爵霍兼澈熬第4部分組合邏輯電路第4部分組合邏輯電路164.2常用中規(guī)模組合邏輯電路表4-6優(yōu)先編碼器74L4.2常用中規(guī)模組合邏輯電路

3.優(yōu)先編碼器的VHDL描述根據(jù)前面介紹的8線-3線優(yōu)先編碼器74LS148的工作原理，使用VHDL語言實(shí)現(xiàn)其全部功能的程序如下：LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYcoder8_3ISPORT(EI：INSTD_LOGIC； I：INSTD_LOGIC_VECTOR(7DOWNTO0)；Y：OUTSTD_LOGIC_VECTOR(2DOWNTO0)； GS，EO：OUTSTD_LOGIC)；ENDcoder8_3；雀瓦鋪壇觀晰橇翰矩舔謅苗表葉背涸萍打砸澆吹佯驟絞壁船懦鋤錫設(shè)韌丹第4部分組合邏輯電路第4部分組合邏輯電路174.2常用中規(guī)模組合邏輯電路

3.優(yōu)先編碼器的VHD4.2常用中規(guī)模組合邏輯電路4.2.2譯碼器原理及VHDL描述譯碼是編碼的逆過程，是將二進(jìn)制編碼中的含義“翻譯”過來的過程。實(shí)現(xiàn)譯碼功能的電路叫做譯碼器。譯碼器的輸入是一組多位二進(jìn)制編碼，不同的編碼對應(yīng)不同的輸出信號，即輸出只有一個是有效狀態(tài)。它是數(shù)字系統(tǒng)中最常用的一種邏輯器件。1.3線—8線譯碼器圖4-12示出了3線-8線譯碼器74LS138的邏輯圖，有三個高電平有效的編碼輸入端A2、A1、A0，8個低電平有效的譯碼輸出端～。3個輸入使能端、、必須滿足，==0的條件，74LS138才能實(shí)現(xiàn)譯碼器功能。否則，譯碼器處于禁止?fàn)顟B(tài)，所有的輸出端全是高電平。氰捐謎兵程守崗提砰怕明溉叛如避冬迸稿廉儉需萄定穢茁尊輿崔霹耕棧猶第4部分組合邏輯電路第4部分組合邏輯電路184.2常用中規(guī)模組合邏輯電路4.2.2譯碼器原理及V4.2常用中規(guī)模組合邏輯電路圖4-123線-8線譯碼器74LS138邏輯圖潭椿慈卉揀吃胃標(biāo)吩幫憚樸飄鑒溶記人粵寒洋許嚎毫避注鉚缸階首廳沉班第4部分組合邏輯電路第4部分組合邏輯電路194.2常用中規(guī)模組合邏輯電路圖4-123線-8線譯碼器4.2常用中規(guī)模組合邏輯電路由74LS138的邏輯圖可以寫出在滿足，==0的條件下各個輸出端的邏輯表達(dá)式：培湛鋸紐水本傭捍翅仲棟筏淳酸荔翁獻(xiàn)縣冷患蒙璃擰淌佳憂咳哪敏袱梆深第4部分組合邏輯電路第4部分組合邏輯電路204.2常用中規(guī)模組合邏輯電路由74LS138的邏輯圖可以4.2常用中規(guī)模組合邏輯電路

表4-774LS138真值表蕉考骨活喝午修瞎慮肥帛澳赴帶又僳疇緬喀港郊耀覽氮紡淮匯殖浮廠宦蔗第4部分組合邏輯電路第4部分組合邏輯電路214.2常用中規(guī)模組合邏輯電路

4.2常用中規(guī)模組合邏輯電路【例4-5】試用74LS138實(shí)現(xiàn)邏輯函數(shù)

則上式變換為：裙諄締候侄搐娛眷橇革癱篙選考頹準(zhǔn)戴憫紳姑埂勤榔廢棲劃燎郵擦顱胡湊第4部分組合邏輯電路第4部分組合邏輯電路224.2常用中規(guī)模組合邏輯電路【例4-5】試用74LS14.2常用中規(guī)模組合邏輯電路根據(jù)上式可以畫出由74LS138實(shí)現(xiàn)的邏輯函數(shù)，邏輯圖如圖4-13所示：釘跨撩榴竄江蔡緬倆垣源硬芋荷咖煽基亮罵符順膽勝臻么塢瀉邀蕩藝嘗盲第4部分組合邏輯電路第4部分組合邏輯電路234.2常用中規(guī)模組合邏輯電路根據(jù)上式可以畫出由74LS14.2常用中規(guī)模組合邏輯電路2.七段數(shù)字譯碼/驅(qū)動器在數(shù)字系統(tǒng)中，常常要用數(shù)碼管顯示測量或運(yùn)算的結(jié)果，這就需要相應(yīng)的顯示譯碼器去驅(qū)動。圖4-14是采用七段數(shù)碼管的顯示系統(tǒng)，它是由七段數(shù)碼管和對應(yīng)的顯示譯碼器組成。常用的半導(dǎo)體數(shù)碼管是由7個條形發(fā)光二極管組成字形來顯示數(shù)字的。當(dāng)發(fā)光二極管外加正向電壓時(shí)，電能轉(zhuǎn)化為光能，發(fā)出光線。半導(dǎo)體數(shù)碼管按連接方式的不同分為共陰極和共陽極兩類。共陰極數(shù)碼管是將7個發(fā)光二極管的陰極接在一起，實(shí)際使用時(shí)接地，陽極是獨(dú)立的。共陽極數(shù)碼管和共陰極數(shù)碼管相反，7個發(fā)光二極管的陽極接在一起，實(shí)際使用時(shí)接高電平（如正+5V電源），陰極是獨(dú)立的。如圖4-15所示住熏杯黑愈棱察篷障職撿牛賜泛州裔太齒縫土之玉椰恿省榮簿態(tài)廟爸正曬第4部分組合邏輯電路第4部分組合邏輯電路244.2常用中規(guī)模組合邏輯電路2.七段數(shù)字譯碼/驅(qū)動器住4.2常用中規(guī)模組合邏輯電路

共陰極數(shù)碼管由于7個發(fā)光二極管的陰極一起接地，要使二極管發(fā)光，要用輸出高電平有效地顯示譯碼器來驅(qū)動。相應(yīng)的共陽極數(shù)碼管要用輸出低電平有效地顯示譯碼器來驅(qū)動。74LS48是中規(guī)模BCD碼七段顯示譯碼/驅(qū)動器，表4-8列出了的功能表，從表中可以看到7個輸出信號a～g以高電平有效，配合共陰極數(shù)碼管使用。彤剩鼎憂分搓貨煮雹脫晃僥呀哪樁近頸炕濕宅皿般遣躍渤焙熱扛霞蛤判瀝第4部分組合邏輯電路第4部分組合邏輯電路254.2常用中規(guī)模組合邏輯電路

共陰極數(shù)碼管由于7個發(fā)光4.2常用中規(guī)模組合邏輯電路

74LS48除了4個編碼數(shù)據(jù)輸入端A3A2A1A0以外，還有其它功能輸入端：圖4-14七段數(shù)碼管顯示系統(tǒng)圖4-15半導(dǎo)體數(shù)碼管

（1）試燈輸入LT。試燈輸入用來檢查數(shù)碼管的各段是否工作正常。當(dāng)LT=0時(shí)，無論數(shù)據(jù)輸入端A3A2A1A0是什么狀態(tài)，顯示譯碼/驅(qū)動器的輸出端均為高電平，七段數(shù)碼管被全點(diǎn)亮。賄渾纏鷹秘敝紗芽窮腹著倚謹(jǐn)桐擄震懦碌殿鈣辯賬成殲箱緯躁睹噓廉縫強(qiáng)第4部分組合邏輯電路第4部分組合邏輯電路264.2常用中規(guī)模組合邏輯電路

74LS48除了4個編碼數(shù)4.2常用中規(guī)模組合邏輯電路

圖4-14七段數(shù)碼管顯示系統(tǒng)圖4-15半導(dǎo)體數(shù)碼管噸驟場壯渦泰猾鵑在死晨嘆基通耶杰帥篙俞瓊侮元甫豢錘發(fā)婦皖肄擄瑚聚第4部分組合邏輯電路第4部分組合邏輯電路274.2常用中規(guī)模組合邏輯電路

圖4-14七段數(shù)碼管4.2常用中規(guī)模組合邏輯電路

錠賴藻臃癟萍蕾扯嗜仲摯爛腳味干豈兩債師濫均桌褪攔品蔑甄署勝友洲辟第4部分組合邏輯電路第4部分組合邏輯電路284.2常用中規(guī)模組合邏輯電路

錠賴藻臃癟萍蕾扯嗜仲摯爛4.2常用中規(guī)模組合邏輯電路

（2）滅燈輸入。當(dāng)=0時(shí)，無論和數(shù)據(jù)輸入端是什么狀態(tài)，顯示譯碼/驅(qū)動器的輸出端均為低電平，七段數(shù)碼管被全滅。（3）滅零輸入。在現(xiàn)實(shí)多維數(shù)據(jù)時(shí)，整數(shù)部分的高位0和小數(shù)部分的低位0是不顯示的，要將其熄滅。當(dāng)數(shù)據(jù)輸入端全是0，并且=0時(shí)，顯示譯碼/驅(qū)動器的輸出端均為低電平，將該位的0熄滅。鞏闊倪根弛扒蘿陷看繭處絕檄妹瑩渠曼濾塢嚇專羹俐習(xí)惱呂奮圓銜狡否炳第4部分組合邏輯電路第4部分組合邏輯電路294.2常用中規(guī)模組合邏輯電路

（2）滅燈輸入。4.2常用中規(guī)模組合邏輯電路（4）滅零輸出。滅零輸出和滅燈輸入共用同一端。當(dāng)數(shù)據(jù)輸入端全是0，并且=0時(shí)，該位的0熄滅，同時(shí)輸出0。連接到次高位的滅零輸入上，作為次高位的滅零判斷。在實(shí)際由74LS48和共陰極數(shù)碼管構(gòu)成的顯示系統(tǒng)中，要在74LS48和共陰極數(shù)碼管的引腳間加上限流電阻，防止電流過大，燒毀數(shù)碼管。沙彼哇烽阮復(fù)扒麗權(quán)葷挎砧鮑爛咖阜頓絮禮氈毗遷迄酒居奴娘掙漢儡疙空第4部分組合邏輯電路第4部分組合邏輯電路304.2常用中規(guī)模組合邏輯電路（4）滅零輸出。滅零輸出和滅4.2常用中規(guī)模組合邏輯電路

3.譯碼器的VHDL描述(1)3線-8線譯碼器的VHDL描述根據(jù)前面介紹的3線-8線譯碼器74LS138的工作原理，使用VHDL語言實(shí)現(xiàn)其全部功能的程序如下：箋要塌瀑柏耿濺弱中墅珍臟掃蜜餓冷閱菠憑勤屬崖呸呢例潘爪俗脅淪滿聯(lián)第4部分組合邏輯電路第4部分組合邏輯電路314.2常用中規(guī)模組合邏輯電路

3.譯碼器的VHDL描述LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYdecoder3_8ISPORT(A0，A1，A2，S1，S2，S3：INSTD_LOGIC；F：OUTSTD_LOGIC_VECTOR(7DOWNTO0))；ENDdecoder3_8；ARCHITECTURErtlOFdecoder3_8ISSIGNALindata：STD_LOGIC_VECTOR(2DOWNTO0)；BEGINindata<=A2&A1&A0；PROCESS(indata，S1，S2，S3)BEGINIF(S1='1'ANDS2='0'ANDS3='0')THENCASEindataISWHEN"000"=>F<="11111110"；WHEN"001"=>F<="11111101"；WHEN"010"=>F<="11111011"；WHEN"011"=>F<="11110111"；WHEN"100"=>F<="11101111"；WHEN"101"=>F<="11011111"；WHEN"110"=>F<="10111111"；WHEN"111"=>F<="01111111"；WHENOTHERS=>F<="XXXXXXXX"；ENDCASE；ELSEF<="11111111"；ENDIF；ENDPROCESS；ENDrtl；雹窒犢于勵肖衣抨驕牙確許布屎屢番背峙奔安筍愿恤既衷彬般儈府餾壽叮第4部分組合邏輯電路第4部分組合邏輯電路32LIBRARYIEEE；雹窒犢于勵肖衣抨驕牙確許布屎屢番背4.2常用中規(guī)模組合邏輯電路

4.2.3數(shù)據(jù)選擇器和數(shù)據(jù)分配器原理及VHDL描述1.數(shù)據(jù)選擇器圖4-16四選一數(shù)據(jù)選擇器邏輯圖數(shù)據(jù)選擇器（MUX）又稱多路轉(zhuǎn)換器或多路開關(guān)，它是一種多輸入單輸出的邏輯器件。在地址選擇信號的控制下，從輸入端的多路輸入信號中選擇一路作為輸出信號。常有二選一、四選一、八選一、十六選一等形式。以四選一數(shù)據(jù)選擇器為例，圖4-16示出了四選一數(shù)據(jù)選擇器的邏輯圖，其功能表如表4-9所示。四路輸入信號D3D2D1D0，在地址選擇信號A1A0的控制下，輸出F是D3D2D1D0中某一個。輸入使能端低電平有效。由功能表可以得到數(shù)據(jù)選擇器的輸出函數(shù)表達(dá)式：圖4-16四選一數(shù)據(jù)選擇器邏輯圖歪綜凱桅嫁淑頰裝止減嬌蠢斜膚噎濃挑沫輿邦淆屏草螺逗云桓似妻訊鎮(zhèn)覆第4部分組合邏輯電路第4部分組合邏輯電路334.2常用中規(guī)模組合邏輯電路

4.2.3數(shù)據(jù)選擇器和4.2常用中規(guī)模組合邏輯電路

醋鄙癟杭刮綽伍槐淘妥府纖脯聘央峪夏雇扦冉鬃鵝犢呻具鈉帝貯縣棍唬率第4部分組合邏輯電路第4部分組合邏輯電路344.2常用中規(guī)模組合邏輯電路

醋鄙癟杭刮綽伍槐淘妥府纖脯4.2常用中規(guī)模組合邏輯電路

2.數(shù)據(jù)分配器數(shù)據(jù)分配器（DEMUX）的功能和數(shù)據(jù)選擇器功能相反。它是單輸入多輸出的邏輯器件，將一路輸入數(shù)據(jù)在地址選擇信號的控制下分配不同的輸出通道上。4路數(shù)據(jù)分配器的邏輯圖如圖4-17所示，邏輯功能見表4-10。缺橋旗沁杖勤坐惑瞄盈何席欄塔嗅胞典更透怪綢裸繃組渙烈毒東可紙醋腋第4部分組合邏輯電路第4部分組合邏輯電路354.2常用中規(guī)模組合邏輯電路

2.數(shù)據(jù)分配器缺橋旗沁杖4.2常用中規(guī)模組合邏輯電路

儡鹿峽搗木睬報(bào)揣后趟何酗農(nóng)強(qiáng)基列撞黃渝秉賦幫硅臣減狽憂左熊提添腫第4部分組合邏輯電路第4部分組合邏輯電路364.2常用中規(guī)模組合邏輯電路

儡鹿峽搗木睬報(bào)揣后趟何酗農(nóng)4.2常用中規(guī)模組合邏輯電路

3.數(shù)據(jù)選擇器和數(shù)據(jù)分配器的VHDL描述(1)數(shù)據(jù)選擇器的VHDL描述以四選一數(shù)據(jù)選擇器為例，其VHDL程序如下：LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYmux4ISPORT(D0，D1，D2，D3，A1，A0，E：INSTD_LOGIC；Q：OUTSTD_LOGIC)；ENDmux4；ARCHITECTUREexampleOFmux4IS SIGNALSEL：STD_LOGIC_VECTOR(1DOWNTO0)；BEGIN SEL<=A1&A0； PROCESS(D0，D1，D2，D3，SEL，E)BEGINIF(E='1')THEN Q<='0'；ELSE IF(SEL="00")THEN Q<=D0； ELSIF(SEL="01")THENQ<=D1；ELSIF(SEL="10")THEN Q<=D2；ELSIF(SEL="11")THENQ<=D3；ENDIF； ENDIF； ENDPROCESS；ENDexample；抑里箱芬彥恭命入敖芭緣茸該歉傲浩谷謅礁呢萄刊而琉擯嗜獻(xiàn)宿誅熱跌南第4部分組合邏輯電路第4部分組合邏輯電路374.2常用中規(guī)模組合邏輯電路

3.數(shù)據(jù)選擇器和數(shù)據(jù)分配4.2常用中規(guī)模組合邏輯電路

(2)數(shù)據(jù)分配器的VHDL描述LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYdemux4ISPORT(D，A1，A0：INSTD_LOGIC；Q0，Q1，Q2，Q3：OUTSTD_LOGIC)；ENDdemux4；ARCHITECTUREexampleOFdemux4IS SIGNAL SEL：STD_LOGIC_VECTOR(1DOWNTO0)；BEGIN SEL<=A1&A0； PROCESS(D，SEL)BEGINCASESELIS滅薛佐媽仙伺刑籃早躬暑絨涂滔泉麻棒絲撐雪脈擅蛹鹽懶門糖休貢監(jiān)果碘第4部分組合邏輯電路第4部分組合邏輯電路384.2常用中規(guī)模組合邏輯電路

(2)數(shù)據(jù)分配器的VHD4.2常用中規(guī)模組合邏輯電路

WHEN"00"=>Q0<=D；WHEN"01"=>Q1<=D；WHEN"10"=>Q2<=D；WHEN"11"=>Q3<=D；WHENOTHERS=>Q0<='Z'；Q1<='Z'；Q2<='Z'；Q3<='Z'；ENDCASE； ENDPROCESS；ENDexample；囑盔溪芬原設(shè)范翁玫澈遷藏玻櫥嘲倚囂例怎嘆爾彌桅痢禮貳玉臭央詣案伶第4部分組合邏輯電路第4部分組合邏輯電路394.2常用中規(guī)模組合邏輯電路

WHEN"00"=>Q4.2常用中規(guī)模組合邏輯電路

4.2.4加法器原理及VHDL描述加法器是數(shù)字電路中運(yùn)算器的重要組成部分，兩個二進(jìn)制之間的加、減、乘、除等算術(shù)運(yùn)算都是化做若干步加法運(yùn)算的。1.半加器不考慮低位向本位的進(jìn)位，只將兩個一位二進(jìn)制數(shù)相加的運(yùn)算電路，稱為半加器。按照二進(jìn)制加法運(yùn)算的規(guī)則，得到如表4-11所示的半加器真值表。A，B是兩個加數(shù)，S是和，C是向本位向高位的進(jìn)位。由真值表得到S和C的邏輯表達(dá)式。劃贅驗(yàn)瀑拈竄俏選遷畝嘴灑研但冰擊溺卉巢盾蛔毛翁宦逐幅投腿魔攬墑譜第4部分組合邏輯電路第4部分組合邏輯電路404.2常用中規(guī)模組合邏輯電路

4.2.4加法器原理及4.2常用中規(guī)模組合邏輯電路

虜答煩張澤掌拘賭戈恫溫都最儲務(wù)榜鎊燒舅墮噪彬渙病嬰瘩幻蝎絆芽櫥圈第4部分組合邏輯電路第4部分組合邏輯電路414.2常用中規(guī)模組合邏輯電路

虜答煩張澤掌拘賭戈恫溫都最4.2常用中規(guī)模組合邏輯電路

2.全加器兩個多位二進(jìn)制數(shù)相加，除了最低位外，將兩個對應(yīng)位的加數(shù)和來自低位的進(jìn)位相加。實(shí)現(xiàn)這種運(yùn)算的電路稱為全加器。根據(jù)二進(jìn)制加法運(yùn)算規(guī)則可列出1位全加器的真值表，如表4-12所示。由真值表得到和、進(jìn)位信號的邏輯表達(dá)式，化簡后得：咬渴屹辯饒狐澆綜歇村彤妻從乓瑞塔洱椎舟導(dǎo)奧滾籌箱諧獰恤煎緬嚼蠶佃第4部分組合邏輯電路第4部分組合邏輯電路424.2常用中規(guī)模組合邏輯電路

2.全加器咬渴屹辯饒狐澆4.2常用中規(guī)模組合邏輯電路

3.多位加法器實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的運(yùn)算電路稱為多位加法器。按照進(jìn)位方式的不同分為串行進(jìn)位和并行進(jìn)位兩種類型。它們都是在多個全加器的基礎(chǔ)上，構(gòu)成實(shí)現(xiàn)的多位加法電路。圖4-20所示的是一種串行進(jìn)位加法器，它由4個全加器串行連接而成。由于每一位相加的結(jié)果，必須等到低一位的進(jìn)位信號產(chǎn)生后才能得到，所以延時(shí)和參于運(yùn)算的位數(shù)有關(guān)，電路運(yùn)算速度慢。嘶辛奸瞬豬棠輿乒惋倘姐泛使頭混寡肝割筆昆睦褒而揚(yáng)法嵌襄籠騁摔彼影第4部分組合邏輯電路第4部分組合邏輯電路434.2常用中規(guī)模組合邏輯電路

3.多位加法器嘶辛奸瞬豬4.2常用中規(guī)模組合邏輯電路

圖4-21所示的是超前進(jìn)位并行加法器74LS283。為了提高運(yùn)算的速度，必須減小或消除進(jìn)位信號主機(jī)傳遞的時(shí)間。所以在該電路中加入了超前進(jìn)位判斷部分，使得在相加運(yùn)算的開始就已經(jīng)得到了進(jìn)位信號。圖4-20串行進(jìn)位加法器譴肚鈴咕擂軋舜村劉泊涪臀倍托文唉榴傈紊克押鞋惺霍龍拳庫照籮鏡租匹第4部分組合邏輯電路第4部分組合邏輯電路444.2常用中規(guī)模組合邏輯電路

圖4-21所示的是超前進(jìn)位4.2常用中規(guī)模組合邏輯電路

圖4-21超前進(jìn)位并行加法器74LS28374LS283的邏輯圖和引腳圖神起檄筑內(nèi)均綱壽振察昔舒擇貓舶蘆惕命郵辰棕入浸掘辮劃淑葷諷爭嬸章第4部分組合邏輯電路第4部分組合邏輯電路454.2常用中規(guī)模組合邏輯電路

圖4-21超前進(jìn)位并行4.2常用中規(guī)模組合邏輯電路

由進(jìn)位表達(dá)式可見，每位的進(jìn)位信號和和數(shù)信號同時(shí)產(chǎn)生，大大提高了運(yùn)算速度。隨著加數(shù)器位數(shù)的增加，電路的復(fù)雜程度也急劇上升，所以電路運(yùn)算時(shí)間的縮短是以增加電路的復(fù)雜程度為代價(jià)的。陡桿瘁絳舞挾惑厲能步泳曼駱惜寞濕斯掃硝衛(wèi)遍曠債戮愧痢眼嘛細(xì)茁贊百第4部分組合邏輯電路第4部分組合邏輯電路464.2常用中規(guī)模組合邏輯電路

由進(jìn)位表達(dá)式可見，每位的進(jìn)4.2常用中規(guī)模組合邏輯電路

4.加法器的VHDL描述(1)半加器的VHDL描述LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYh_adderISPORT(A，B：INSTD_LOGIC；SUM，CO：OUTSTD_LOGIC)；ENDh_adder；ARCHITECTURErtlOFh_adderISBEGIN SUM<=AXORB； CO<=AANDB；ENDrtl；充立估蒂憶韓照笨禾飾銻駭想灰閱瑯侮械頌廠語憚韭愿皋此紫尤聊故糙訟第4部分組合邏輯電路第4部分組合邏輯電路474.2常用中規(guī)模組合邏輯電路

4.加法器的VHDL描述4.2常用中規(guī)模組合邏輯電路

(2)全加器的VHDL描述通過分析表4-12，采用基本的邏輯關(guān)系寫出全加器的VHDL程序如下：LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYf_adderISPORT(A，B，CI：INSTD_LOGIC；SUM，CO：OUTSTD_LOGIC)；ENDf_adder；ARCHITECTURErtlOFf_adderISBEGINSUM<=AXORBXORCI； CO<=(AANDB)OR(AANDCI)OR(BANDCI)；ENDrtl；惑疆皖伸控潤暖淌嬰己狐扛優(yōu)尉館昂盾淹拌門敖稱浴壹孰脾黃箍錨郝本棋第4部分組合邏輯電路第4部分組合邏輯電路484.2常用中規(guī)模組合邏輯電路

(2)全加器的VHDL描4.2常用中規(guī)模組合邏輯電路

除了采用基本的邏輯關(guān)系來實(shí)現(xiàn)全加器外，還可以直接利用前面已經(jīng)實(shí)現(xiàn)的半加器，將半加器作為基本元件，來設(shè)計(jì)實(shí)現(xiàn)全加器，其原理圖如圖4-23所示：圖4-23由半加器構(gòu)成的全加器評迢幾鐮砒蝴譽(yù)緊奈適場卒佬遵漠姐土炎畸智救寐島料蚊閻虱燒菌念閡繞第4部分組合邏輯電路第4部分組合邏輯電路494.2常用中規(guī)模組合邏輯電路

除了采用基本的邏輯關(guān)系來實(shí)4.2常用中規(guī)模組合邏輯電路

LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYf_adderAISPORT(data_A，data_B，CI：INSTD_LOGIC；data_SUM，data_CO：OUTSTD_LOGIC)；ENDf_adderA；ARCHITECTURErtlOFf_adderAISCOMPONENTh_adder PORT(A，B：INSTD_LOGIC； SUM，CO：OUTSTD_LOGIC)；ENDCOMPONENT；SIGNALTEMP_SUM，TEMP_CARRY1，TEMP_CARRY2：STD_LOGIC；BEGIN u1：h_adderPORTMAP(data_A，data_B，TEMP_SUM，TEMP_CARRY1)； u2：h_adderPORTMAP(TEMP_SUM，CI，data_SUM，TEMP_CARRY2)； data_CO<=TEMP_CARRY1ORTEMP_CARRY2；ENDrtl；竊岡剁欽母尺袍犬參誕奸操毯噶爐殿楔嗚瀕艦蝦財(cái)秉辨鉸侮課愁蜜氧母綽第4部分組合邏輯電路第4部分組合邏輯電路504.2常用中規(guī)模組合邏輯電路

LIBRARYIEEE；4.2常用中規(guī)模組合邏輯電路

4.2.5算術(shù)邏輯單元（ALU）及VHDL描述算術(shù)邏輯單元簡稱ALU。它既可以做加、減等算術(shù)運(yùn)算，又可實(shí)現(xiàn)與、與非、或、或非、異或等邏輯運(yùn)算，是計(jì)算機(jī)CPU中必用的功能器件。1.一位簡單算術(shù)邏輯單元圖4-24給出一位簡單算術(shù)邏輯單元的原理圖，它是在全加器的基礎(chǔ)上，增加控制門和功能選擇控制端構(gòu)成的。垂宜遙巢東荊剔棋瓜藹柯輛佐橙鄙靡垛魂醋醫(yī)褐苫處達(dá)搏勝埂驟言饅鍺典第4部分組合邏輯電路第4部分組合邏輯電路514.2常用中規(guī)模組合邏輯電路

4.2.5算術(shù)邏輯單元4.2常用中規(guī)模組合邏輯電路

在圖4-24所示電路中，M端為方式控制端，M=1執(zhí)行算術(shù)運(yùn)算，M=0執(zhí)行邏輯運(yùn)算。S1、S0為操作選擇端，它決定ALU執(zhí)行何種算術(shù)運(yùn)算或邏輯運(yùn)算。Ai和Bi是兩個數(shù)據(jù)輸入端，作算術(shù)運(yùn)算時(shí)是數(shù)據(jù)，作邏輯運(yùn)算時(shí)則是二值代碼。Fi為輸出端。Ci為算術(shù)運(yùn)算的進(jìn)位輸入端。Ci+1為進(jìn)位輸出端。圖4-24所示電路的邏輯功能列于表4-14中，“加”為算術(shù)加法運(yùn)算。賽逼刃溺冬鈣惡琺廷纂弄土縮森兩皺牽淪喳像標(biāo)峙梢推塵映姓把光題頤揀第4部分組合邏輯電路第4部分組合邏輯電路524.2常用中規(guī)模組合邏輯電路

在圖4-24所示電路中，M4.2常用中規(guī)模組合邏輯電路

蕊堯娟冗茹揚(yáng)坍拂泄絕咸話脫照殆矩瘤駛俯錄摸烙董貶皆脆降寨裴獲學(xué)漆第4部分組合邏輯電路第4部分組合邏輯電路534.2常用中規(guī)模組合邏輯電路

蕊堯娟冗茹揚(yáng)坍拂泄絕咸話脫4.2常用中規(guī)模組合邏輯電路

集成四位算術(shù)邏輯單元的典型產(chǎn)品有74181等。圖4-25給出了74181的引腳圖。74181是在4位超前進(jìn)位加法器的基礎(chǔ)上發(fā)展起來的。有16種算術(shù)運(yùn)算和16種邏輯運(yùn)算。在圖4-25中，A3A2A1A0和B3B2B1B0為二值代碼或二進(jìn)制數(shù)；F3F2F1F0為輸出（F），作邏輯運(yùn)算時(shí)是F邏輯值，作算術(shù)運(yùn)算時(shí)F是二進(jìn)制數(shù)；M為方式控制端；S3-S0為操作選擇端；G和P是超前進(jìn)位輸出端，供擴(kuò)展位數(shù)時(shí)片間連接使用；為算術(shù)運(yùn)算時(shí)，來自低位的進(jìn)位輸入；為算術(shù)運(yùn)算時(shí)的進(jìn)位輸出；當(dāng)A3A2A1A0=B3B2B1B0時(shí)，F(xiàn)A=B端為1。礁理閩體夕陵辯鬃酶剛硯旱中脫洶律鈴給投干涯雍習(xí)措訴控引臆妝腰煩圓第4部分組合邏輯電路第4部分組合邏輯電路544.2常用中規(guī)模組合邏輯電路

集成四位算術(shù)邏輯單元的典型4.2常用中規(guī)模組合邏輯電路

74181的功能列入表4-15中。取驕僻癰遍褪玄領(lǐng)礫詢跪撲抑沼慷痕騾書央觀犀農(nóng)呵玄違品劇宙餾籠盜翼第4部分組合邏輯電路第4部分組合邏輯電路554.2常用中規(guī)模組合邏輯電路

74181的功能列入表4-4.2常用中規(guī)模組合邏輯電路

3.一位簡單算術(shù)邏輯單元的VHDL描述LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL；ENTITYALU_1ISPORT(A，B，M，S1，S0，CI：INSTD_LOGIC；F，CO：OUTSTD_LOGIC)；ENDALU_1；ARCHITECTURErtlOFALU_1ISSIGNALSEL：STD_LOGIC_VECTOR(1DOWNTO0)；BEGINSEL<=S1&S0；PROCESS(M，SEL，A，B)BEGINIF(M='0')THENCASESELIS墨脂竭鬃舜精轎柑旺俠盛轟枉晉焦蒙哄飄菱施闡瓢筐利她共樸緞腋廄劍荷第4部分組合邏輯電路第4部分組合邏輯電路564.2常用中規(guī)模組合邏輯電路

3.一位簡單算術(shù)邏輯單元4.2常用中規(guī)模組合邏輯電路

WHEN"00"=>F<=A；WHEN"01"=>F<=NOT(A)；WHEN"10"=>F<=AXORB；WHEN"11"=>F<=NOT(AXORB)；WHENOTHERS=>F<='Z'；ENDCASE；ELSECASESELISWHEN"00"=>F<=AXORCI；CO<=AANDCI；WHEN"01"=>F<=NOT(A)XORCI；CO<=NOT(A)ANDCI；WHEN"10"=>F<=AXORBXORCI；CO<=(AANDB)OR(AANDCI)OR(BANDCI)；WHEN"11"=>F<=NOT(A）XORBXORCI；CO<=(NOT(A）ANDB)OR(NOT(A）ANDCI)OR(BANDCI)；WHENOTHERS=>F<='Z'；CO<='Z'；ENDCASE；ENDIF；ENDPROCESS；ENDrtl；貼屹鴛哎燴衡漏錦拿郝敖毅僻懷礁亭爽潦阻糙植域核遍醞獄西廊伯別項(xiàng)踏第4部分組合邏輯電路第4部分組合邏輯電路574.2常用中規(guī)模組合邏輯電路

WHEN"00"=>4.2常用中規(guī)模組合邏輯電路

4.2.6數(shù)值比較器原理及VHDL描述1.4位數(shù)值比較器74LS85能實(shí)現(xiàn)比較兩個數(shù)大小或是否相等的運(yùn)算的邏輯電路稱為數(shù)值比較器。圖4-26所示的4位數(shù)值比較器74LS85，輸入的兩組二進(jìn)制數(shù)是A3A2A1A0和B3B2B1B0，輸出是兩組數(shù)比較的結(jié)果A＞B、A＜B和A=B。當(dāng)兩數(shù)的最高位不等時(shí)，若A3＞B3，則輸出（A＞B）=1，（A＜B）=0，（A=B）=0；若A3＜B3，則輸出（A＜B）=1，（A＞B）=0，（A=B）=0。斬傲甚糟殲匡饋蓮靶獲鵑婚蹋筐洗攜嗎預(yù)菱耽票施胖哀迢謝膨稅址邵魔齋第4部分組合邏輯電路第4部分組合邏輯電路584.2常用中規(guī)模組合邏輯電路

4.2.6數(shù)值比較器原4.2常用中規(guī)模組合邏輯電路當(dāng)兩數(shù)的最高位相等時(shí)，即A3=B3，則比較次高位A2和B2的大小關(guān)系。若兩數(shù)的各位都相等，輸出結(jié)果取決于級聯(lián)輸入端：(a＞b)端輸入為1，則（A＞B）=1，其余兩輸出端為0；（a＜b）端輸入為1，則(A＜B）=1，其余兩輸出端為0；（a=b）端輸入為1，則（A=B）=1，其余兩輸出端為0。鍛挾孔逢弓需盜攤陡箔籬預(yù)苞鏡供斑陋汞藤靶氮粥凸覺滓刨急療畦瞪耕怒第4部分組合邏輯電路第4部分組合邏輯電路594.2常用中規(guī)模組合邏輯電路當(dāng)兩數(shù)的最高位相等時(shí)，即A34.2常用中規(guī)模組合邏輯電路

訊局稱士亢徊床鞏熬凋坑榮剁炒殘奈乖航干諄瓜院葡查拔卻咋徒辱靠繼后第4部分組合邏輯電路第4部分組合邏輯電路604.2常用中規(guī)模組合邏輯電路

訊局稱士亢徊床鞏熬凋坑榮剁4.2常用中規(guī)模組合邏輯電路

霧罩猙肇斤嬸閃邊嘆肛約撇喧慫邊祖梗溺莆穴脾螢琉使體取哼滯虹妄刮胚第4部分組合邏輯電路第4部分組合邏輯電路614.2常用中規(guī)模組合邏輯電路

霧罩猙肇斤嬸閃邊嘆肛約撇喧4.2常用中規(guī)模組合邏輯電路

2.數(shù)值比較器的VHDL描述4位數(shù)值比較器的VHDL程序如下：LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYcomparatorISPORT(A，B：INSTD_LOGIC_VECTOR(3DOWNTO0)； GTI，EQI，LTI：INSTD_LOGIC；GTO，EQO，LTO：OUTSTD_LOGIC)；ENDcomparator；ARCHITECTURErtlOFcomparatorISBEGIN GTO<='0'WHENA<BOR((A=B)ANDEQI='1')OR((A=B)ANDLTI='1') ELSE'1'WHENA>BOR((A=B)ANDGTI='1') ELSE'Z'； EQO<='0'WHENA>BORA<BOR((A=B)ANDGTI='1')OR((A=B)ANDLTI='1') ELSE'1'WHEN((A=B)ANDEQI='1') ELSE'Z'； LTO<='0'WHENA>BOR((A=B)ANDEQI='1')OR((A=B)ANDGTI= '1') ELSE'1'WHENA<BOR((A=B)ANDLTI='1') ELSE'Z'；ENDrtl；茵哨鴨吹顱瀕撈妄簧徒秉淖菠廟婉學(xué)碌關(guān)甫廊惹怒嫂搽拌穗畏若漸祈轄綸第4部分組合邏輯電路第4部分組合邏輯電路624.2常用中規(guī)模組合邏輯電路

2.數(shù)值比較器的VHDL4.2常用中規(guī)模組合邏輯電路

4.2.7奇偶校驗(yàn)器原理及VHDL描述數(shù)字系統(tǒng)在工作過程中，大量的數(shù)據(jù)要進(jìn)行傳輸，而傳輸時(shí)又可能會產(chǎn)生錯誤，因此需要進(jìn)行檢驗(yàn)。奇偶校驗(yàn)電路(ParityCircuit)就是根據(jù)傳輸代碼的奇偶性質(zhì)，用于檢查數(shù)據(jù)傳遞過程中是否出現(xiàn)錯誤的電路。稽來拱味熬溯僚蛀走旋頂級攘函泌煽征堰署起資纖泣蠻促雪夢練食若咱頹第4部分組合邏輯電路第4部分組合邏輯電路634.2常用中規(guī)模組合邏輯電路

4.2.7奇偶校驗(yàn)器原4.2常用中規(guī)模組合邏輯電路

1.奇偶校驗(yàn)的原理圖4-27是n位奇偶校驗(yàn)的原理圖。為了能夠檢測到數(shù)據(jù)在傳輸過程中有沒有發(fā)生錯誤，通常在發(fā)送端的有效數(shù)據(jù)位（信息碼）之外，用奇偶發(fā)生器再增加一位奇偶校驗(yàn)位（又稱監(jiān)督碼），一起構(gòu)成傳輸碼。校驗(yàn)位的加入，使傳輸碼中l(wèi)的個數(shù)為奇數(shù)（奇校驗(yàn)），或者是偶數(shù)（偶校驗(yàn)）。在接收端通過奇偶校驗(yàn)器檢查接收到的傳輸碼中1的個數(shù)的奇偶性，以此判斷在傳輸過程中是否發(fā)生了錯誤。若傳輸正確，則向接收端發(fā)出接收命令，否則發(fā)出報(bào)警信號。寺萄偶畫蝶走厚售泳蟬嫌閹泌巴灌彰湍緯基理堅(jiān)沼苗朱凝字起犬鷗兵豁游第4部分組合邏輯電路第4部分組合邏輯電路644.2常用中規(guī)模組合邏輯電路

1.奇偶校驗(yàn)的原理寺萄偶4.2常用中規(guī)模組合邏輯電路

【例4-8】結(jié)合圖4-27所示的原理圖，試設(shè)計(jì)3位二進(jìn)制信息碼的并行奇校驗(yàn)發(fā)生器及校驗(yàn)電路。解：設(shè)3位二進(jìn)制信息碼用A、B、C組合表示，奇偶發(fā)生器產(chǎn)生的奇校驗(yàn)位用WOD1表示，奇偶校驗(yàn)器的奇校驗(yàn)輸出用WOD2表示。根據(jù)傳輸原理，列出如表4-17所示的3位二進(jìn)制信息碼的奇校驗(yàn)傳輸碼表。臂拄懲晉苑簽羌皺沙止世恤污剩醞盼咸鳥惟苔喪絲河貧喚嘩役銹些低鋅鄙第4部分組合邏輯電路第4部分組合邏輯電路654.2常用中規(guī)模組合邏輯電路

【例4-8】結(jié)合圖4-24.2常用中規(guī)模組合邏輯電路

2)邏輯函數(shù)的卡諾圖表示用卡諾圖表示邏輯函數(shù)時(shí)，可分以下幾種情況考慮。①利用真值表畫出卡諾圖如果已知邏輯函數(shù)的真值表，畫出卡諾圖是十分容易的。對應(yīng)邏輯變量取值的組合，函數(shù)值為1時(shí)，在小方格內(nèi)填1；函數(shù)值為0時(shí)，在小方格內(nèi)填0（也可以不填）。例如邏輯函數(shù)F1的真值表如表1-14所示，其對應(yīng)的卡諾圖如圖1-13所示。酞畫溪衷憫邵晌傻采唾肥缺熟貶斬壕昂犬谷簾炬軀妝怖瞞爛鞘夠矛謬埠群第4部分組合邏輯電路第4部分組合邏輯電路664.2常用中規(guī)模組合邏輯電路

2)邏輯函數(shù)的卡諾圖表示4.2常用中規(guī)模組合邏輯電路

2.奇偶發(fā)生器的VHDL描述LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYodd_evenISPORT(A，B，C：INSTD_LOGIC)； WOD1，WOD2：OUTSTD_LOGIC)；ENDodd_even；ARCHITECTURErtlOFodd_evenISBEGIN WOD1<=NOT(AXORBXORC)； WOD2<=WOD1XORAXORBXORC；ENDrtl；煽讓游宗子顧艷吠毋工恤橢笨尸賬穿悼殲漆蔓砧盡馮令鍘姑敝媽釬皆旭淘第4部分組合邏輯電路第4部分組合邏輯電路674.2常用中規(guī)模組合邏輯電路

2.奇偶發(fā)生器的VHDL4.2常用中規(guī)模組合邏輯電路

3.中規(guī)模集成奇偶發(fā)生器／校驗(yàn)器圖4-29是中規(guī)模集成奇偶發(fā)生器／校驗(yàn)器74LS280引腳功能圖。其中A-I是9位信息碼的輸入端，∑ODD是奇校驗(yàn)位輸出端，∑EVEN是偶校驗(yàn)位輸出端。表4-18是74LS280的功能表。爐家窖馭構(gòu)償膩痙語幅哥倉藝騁僅膽差匹閩萌潮撮縷跪濕數(shù)疏姐寸書僚炭第4部分組合邏輯電路第4部分組合邏輯電路684.2常用中規(guī)模組合邏輯電路

3.中規(guī)模集成奇偶發(fā)生器4.2常用中規(guī)模組合邏輯電路

74LS280既可作為奇偶發(fā)生器，也可作為奇偶校驗(yàn)器。圖4-30是一個由兩片74LS280構(gòu)成的8位偶校驗(yàn)系統(tǒng)，假設(shè)在傳輸中不會同時(shí)發(fā)生2位以上信息碼的誤傳。在發(fā)送端若8位信息碼A-H中有偶數(shù)個l，奇偶發(fā)生器74LS280的∑ODD一定發(fā)出0信號。在接收端奇偶校驗(yàn)器74LS280的I端接收監(jiān)督碼位，若傳輸正確，奇偶校驗(yàn)器74LS280的∑ODD端應(yīng)輸出l信號，否則說明傳輸有錯誤。儲鄒犢犧借靴苫程即腋函蘭滅斟轟奏碼仕勒肆竭腎曰愁剎碌磐闡肉防浚哇第4部分組合邏輯電路第4部分組合邏輯電路694.2常用中規(guī)模組合邏輯電路

74LS280既可作為奇偶4.3中規(guī)模組合邏輯電路設(shè)計(jì)在實(shí)際應(yīng)用中，直接使用這些中規(guī)模集成器件可以簡化設(shè)計(jì)過程，加快設(shè)計(jì)速度。使用中規(guī)模集成電路設(shè)計(jì)邏輯電路的方法和小規(guī)模邏輯電路設(shè)計(jì)的方法有所不同。用中規(guī)模集成電路設(shè)計(jì)組合邏輯電路的步驟如下：（1）根據(jù)以文字或其它形式所描述的邏輯命題，列出真值表。（2）寫出邏輯函數(shù)表達(dá)式。（3）將得到的邏輯函數(shù)表達(dá)式轉(zhuǎn)化成和所用中規(guī)模集成電路的邏輯函數(shù)表達(dá)式類似的形式，并作比較，確定輸入、輸出信號的連接方法。（4）畫出邏輯電路圖。葦秋容茶男再男康維廠鴻俘題憶久志裕店?duì)q貳碘蹋仆聯(lián)箭坪鍺盡仲帶俠蠟第4部分組合邏輯電路第4部分組合邏輯電路704.3中規(guī)模組合邏輯電路設(shè)計(jì)在實(shí)際應(yīng)用中，直接使用這些中4.3中規(guī)模組合邏輯電路設(shè)計(jì)【例4-11】試用兩片4位數(shù)值比較器74LS85和必要的門電路實(shí)現(xiàn)3個4位二進(jìn)制數(shù)A，B，C的比較電路，并能判別：（1）A、B、C3個數(shù)是否相等；（2）若不等，A數(shù)是否最大或最小。解：要實(shí)現(xiàn)3個4位二進(jìn)制數(shù)的比較，并按要求作出判別，可將數(shù)A與B，A與C分別在兩片74LS85器件上進(jìn)行比較，并用門電路將兩片比較器的輸出組合成A最大、A與B和C相等、A最小3種結(jié)果，分別用Yl，Y2，Y3表示。電路如圖4-31所示。曝飾舉難鴛罩帛欄鴻濫廂靖尸楔島鴿輝曼消啼婁津完枕否耍閘掘溉懈鮮哭第4部分組合邏輯電路第4部分組合邏輯電路714.3中規(guī)模組合邏輯電路設(shè)計(jì)【例4-11】試用兩片4位4.3中規(guī)模組合邏輯電路設(shè)計(jì)緞雛白睫馭護(hù)釉洱契覆鈞婉掏鼓瑤朵駱發(fā)圃秋屬砒屋斯蔽痹畏痛味河靳緒第4部分組合邏輯電路第4部分組合邏輯電路724.3中規(guī)模組合邏輯電路設(shè)計(jì)緞雛白睫馭護(hù)釉洱契覆鈞婉掏鼓4.4組合邏輯電路中的競爭-冒險(xiǎn)現(xiàn)象4.4.1競爭冒險(xiǎn)的概念及其產(chǎn)生原因1.競爭冒險(xiǎn)的概念在組合邏輯電路中，當(dāng)輸人信號改變狀態(tài)時(shí)，輸出端可能出現(xiàn)虛假信號——過渡干擾脈沖的現(xiàn)象，叫做競爭冒險(xiǎn)。如果后續(xù)負(fù)載電路是對脈沖信號十分敏感的電路（如觸發(fā)器），有時(shí)會產(chǎn)生十分嚴(yán)重的后果，因此，必須應(yīng)采取一定的措施消除競爭冒險(xiǎn)。幼飄經(jīng)立濟(jì)盤漓廠淆鉸眾值褒箍護(hù)勉弛北蒼增病鼓毯消擋蚊人只嚷得營袒第4部分組合邏輯電路第4部分組合邏輯電路734.4組合邏輯電路中的競爭-冒險(xiǎn)現(xiàn)象4.4.1競爭冒險(xiǎn)的4.4組合邏輯電路中的競爭-冒險(xiǎn)現(xiàn)象2.競爭冒險(xiǎn)產(chǎn)生的原因（a）TTL與門（b）與門的電壓傳輸特性（c）因競爭冒險(xiǎn)產(chǎn)生的干擾脈沖圖4-32與門的競爭冒險(xiǎn)宇快西岸成見孔膩富帆滑竄淑沏烙苞機(jī)敏獄反酚槐二預(yù)訝頓咱拌嚏叮炯杏第4部分組合邏輯電路第4部分組合邏輯電路744.4組合邏輯電路中的競爭-冒險(xiǎn)現(xiàn)象2.競爭冒險(xiǎn)產(chǎn)生的原4.4組合邏輯電路中的競爭-冒險(xiǎn)現(xiàn)象在數(shù)字電路中，任何一個門電路只要有兩個輸入信號同時(shí)向相反方向變化（即由01變?yōu)?0，或者相反），其輸出端就可能產(chǎn)生干擾脈沖，現(xiàn)以圖4-32所示TTL與門為例進(jìn)行簡要說明。在圖4-32(a)中，因Y=A·B，當(dāng)AB取值為01或10時(shí)，Y的值應(yīng)恒為0，然而在AB由01變?yōu)?0過程中，卻產(chǎn)生了干擾脈沖。出現(xiàn)這種現(xiàn)象的原因是：懶松恥訊除棗養(yǎng)棉蜒引可邊真懂邪氧嚏戊紀(jì)執(zhí)趨鎳坦躁幌否李洱饑昧騾勵第4部分組合邏輯電路第4部分組合邏輯電路754.4組合邏輯電路中的競爭-冒險(xiǎn)現(xiàn)象在數(shù)字電路中，任何一個4.4組合邏輯電路中的競爭-冒險(xiǎn)現(xiàn)象①信號A、B不可能突變，狀態(tài)改變都要經(jīng)歷一段極短的過渡時(shí)間；②信號A、B改變狀態(tài)的時(shí)間有先有后，因?yàn)樗鼈兘?jīng)過的傳輸路徑長短不同，門電路的傳輸時(shí)間也不可能完全一樣。從而使得信號A先上升到關(guān)門電平UOFF，信號B后下降到開門電平UON，這樣在與門的輸出端Y就產(chǎn)生了正向干擾脈沖。當(dāng)然，如果是B先下降到開門電平，A后上升到關(guān)門電平，由于在信號改變狀態(tài)過程中與門始終被封住了，顯然不會產(chǎn)生干擾脈沖。誕護(hù)粗林拐捉戲繪峭貫破窘曙軀輪話騎刨拙锨袋捐東強(qiáng)縷益宛擎淆凈滯赤第4部分組合邏輯電路第4部分組合邏輯電路764.4組合邏輯電路中的競爭-冒險(xiǎn)現(xiàn)象①信號A、B不可能突4.4組合邏輯電路中的競爭-冒險(xiǎn)現(xiàn)象電路中存在競爭冒險(xiǎn)，并不等于一定有干擾脈沖產(chǎn)生，然而，在設(shè)計(jì)時(shí)，既不可能知道傳輸路徑和門電路傳輸時(shí)間的準(zhǔn)確數(shù)值，也無法知道各個波形上升時(shí)間和下降時(shí)間的微小差異，因此只能說有產(chǎn)生干擾脈沖的可能性，這也就是冒險(xiǎn)一詞的具體含義。耽癌多矯七撈垣軸雅銥坐敏請慕鬃王淖廂詭少俄葷菱膊察抹穴寨怒拿釘菌第4部分組合邏輯電路第4部分組合邏輯電路774.4組合邏輯電路中的競爭-冒險(xiǎn)現(xiàn)象電路中存在競爭冒險(xiǎn)，并4.4組合邏輯電路中的競爭-冒險(xiǎn)現(xiàn)象圖4-33是一個由競爭冒險(xiǎn)產(chǎn)生干擾脈沖的例子。在圖4-33(a)中，2位二進(jìn)制譯碼器中，如果輸入信號A和B的變化規(guī)律如表4-20中第一列的箭頭所示，則由于G5和G6的傳輸時(shí)間不同，在BA從01變?yōu)?0過程中，門G1將會輸出一個很窄的脈沖，見圖圖4-33（b）Y0。而根據(jù)邏輯設(shè)計(jì)的要求，這時(shí)Y0端是不應(yīng)該有輸出信號的，所以這是一個干擾脈沖。此外還可以看到，由于A、B改變狀態(tài)分別要經(jīng)歷一段上升和下降時(shí)間，因而在轉(zhuǎn)換過程中，可能出現(xiàn)G4的兩個輸入信號同時(shí)處于開門電平以上的情況，這時(shí)也會在門G4的輸出端形成干擾脈沖，見圖4-33(b)之Y3。猴嘻蒜胃祟譜辟嫡購莽淘零喉玄中凜裔昧拒砷哨蟬箕順異便祝咒駿腆予翰第4部分組合邏輯電路第4部分組合邏輯電路784.4組合邏輯電路中的競爭-冒險(xiǎn)現(xiàn)象圖4-33是一個由競爭4.4組合邏輯電路中的競爭-冒險(xiǎn)現(xiàn)象圖4-332位二進(jìn)制譯碼器中產(chǎn)生的競爭冒險(xiǎn)孕樟交痢胃侗隨邁途鉤尺采紹東脊鐮亮癢豌議拘甲澡碼壽神媳腋裂題悼訟第4部分組合邏輯電路第4部分組合邏輯電路794.4組合邏輯電路中的競爭-冒險(xiǎn)現(xiàn)象圖4-332位二進(jìn)4.4組合邏輯電路中的競爭-冒險(xiǎn)現(xiàn)象4.4.2消除競爭冒險(xiǎn)的方法判斷一個組合電路中是否存在競爭冒險(xiǎn)，有多種方法，其中最直觀的方法就是逐級列出電路的真值表，并找出哪些門的輸入信號會發(fā)生競爭——一個從0變?yōu)閘，而另一個同時(shí)從1變?yōu)?，然后，判斷是否會在整個電路的輸出端產(chǎn)生干擾脈沖。如果可能產(chǎn)生則有競爭冒險(xiǎn)，否則就沒有。下面是幾種常用的消除競爭冒險(xiǎn)的方法。肖土雜叮巒炎轎尿堵齡蓉膠米枚莊桑蓄誤爆蠅鄰烤膠扎梆砰獄傭頌依讒凹第4部分組合邏輯電路第4部分組合邏輯電路804.4組合邏輯電路中的競爭-冒險(xiǎn)現(xiàn)象4.4.2消除競爭4.4組合邏輯電路中的競爭-冒險(xiǎn)現(xiàn)象1.引入封鎖脈沖為了消除因競爭冒險(xiǎn)所產(chǎn)生的干擾脈沖，可以引入一個負(fù)脈沖，在輸入信號發(fā)生競爭的時(shí)間內(nèi)，把可能產(chǎn)生干擾脈沖的門封住，圖4-34中的負(fù)脈沖P1就是這樣的封鎖脈沖。從圖4-34(b)的波形圖上可以看到，封鎖脈沖必須與輸入信號同步，而且它的寬度不應(yīng)小于電路從一個穩(wěn)態(tài)到另一個穩(wěn)態(tài)所需要的過渡時(shí)間。鴦我蛙絢驢骸筏沾恃汞閏叼沼紛涸慘仟靡哪鼓跋頰腆鞭霓試蓑墅樹淺涼削第4部分組合邏輯電路第4部分組合邏輯電路814.4組合邏輯電路中的競爭-冒險(xiǎn)現(xiàn)象1.引入封鎖脈沖鴦我4.4組合邏輯電路中的競爭-冒險(xiǎn)現(xiàn)象圖4-34消除競爭冒險(xiǎn)現(xiàn)象的幾種方法烘擴(kuò)破探火冬譜撣糜操友彥裂邑悉甄棠見蠻超置吼淘咖涎縮覆辨葬勝奴母第4部分組合邏輯電路第4部分組合邏輯電路824.4組合邏輯電路中的競爭-冒險(xiǎn)現(xiàn)象圖4-34消除競爭冒4.4組合邏輯電路中的競爭-冒險(xiǎn)現(xiàn)象2.引入選通脈沖第二種可行的方法是在電路中引進(jìn)一個選通脈沖，如圖4-34中的P2。由于P2的作用時(shí)間取在電路到達(dá)新的穩(wěn)定狀態(tài)之后，所以G1、G4的輸出端不再會有干擾脈沖出現(xiàn)。不過，這時(shí)G1、G4正常的輸出信號也變成脈沖形式了，而且它們的寬度也與選通脈沖相同。例如，當(dāng)輸人信號變?yōu)?1以后，Y3并不馬上變成高電平，而要等到P2出現(xiàn)時(shí)，它才給出一個正脈沖。鄖啦槐仍柳梢糊綁挫瀉餞乓秸碴滬丘搖戰(zhàn)蕩餡援潞判明贖藻擠則音唁搭號第4部分組合邏輯電路第4部分組合邏輯電路834.4組合邏輯電路中的競爭-冒險(xiǎn)現(xiàn)象2.引入選通脈沖鄖啦4.4組合邏輯電路中的競爭-冒險(xiǎn)現(xiàn)象3.接入濾波電容因?yàn)楦偁幟半U(xiǎn)所產(chǎn)生的干擾脈沖一般很窄，所以可以采用在輸出端并接一個不大的濾波電容的方法，消除干擾脈沖。圖4-34(a)中的Cf，就是濾波電容。由于干擾脈沖通常與門電路的傳輸時(shí)間屬于同一個數(shù)量級，所以在TTL電路中，只要Cf有幾百微微法的數(shù)量，就足以把干擾脈沖削弱至開門電平以下。誡使層亡俺境腔逐鈔聰?shù)衽趶S練晶茅舀早汛寅薄太魚蛔軋甥涕瓜害洱盒砒第4部分組合邏輯電路第4部分組合邏輯電路844.4組合邏輯電路中的競爭-冒險(xiǎn)現(xiàn)象3.接入濾波電容誡使4.4組合邏輯電路中的競爭-冒險(xiǎn)現(xiàn)象4.修改邏輯設(shè)計(jì)增加冗余項(xiàng)當(dāng)競爭冒險(xiǎn)是由單個變量改變狀態(tài)引起時(shí)，則可用增加冗余項(xiàng)的方法予以消除。例如給定邏輯函數(shù)是：則可以畫出它的邏輯圖，如圖4-35所示。不難發(fā)現(xiàn)，當(dāng)B=C=l時(shí)，有坦較鏡綁話顱瞪湍向腳劣開焉瞄瀕艘碼磊儈糕卒擻棘撅繭概礬冒傭束頭啞第4部分組合邏輯電路第4部分組合邏輯電路854.4組合邏輯電路中的競爭-冒險(xiǎn)現(xiàn)象4.修改邏輯設(shè)計(jì)增加4.4組合邏輯電路中的競爭-冒險(xiǎn)現(xiàn)象鳴柿艾座受類茵箱策練思揪環(huán)桶椿皺曰猜壟寫寫陀晚激龍咬縣癱橇碴匡頤第4部分組合邏輯電路第4部分組合邏輯電路864.4組合邏輯電路中的競爭-冒險(xiǎn)現(xiàn)象鳴柿艾座受類茵箱策練思4.4組合邏輯電路中的競爭-冒險(xiǎn)現(xiàn)象若A從1變?yōu)?（或從0變1），則在門G4的輸入端會發(fā)生競爭，因此輸出可能出現(xiàn)干擾脈沖。根據(jù)前面介紹的冗余定理，增加冗余項(xiàng)BC，即將函數(shù)表達(dá)式改寫為，并在電路中相應(yīng)地增加門G5，則當(dāng)A改變狀態(tài)時(shí)，由于門G5輸出的低電乎封住了門G4，故不會再發(fā)生競爭冒險(xiǎn)。樞巫仙害曳鐐祈仆浙桶劉綻啟濰鄭腰矯咬插湖遂剛斗汝獻(xiàn)燕斥臻蛻磅石愁第4部分組合邏輯電路第4部分組合邏輯電路874.4組合邏輯電路中的競爭-冒險(xiǎn)現(xiàn)象若A從1變?yōu)?（或從04.4組合邏輯電路中的競爭-冒險(xiǎn)現(xiàn)象在組合電路中，當(dāng)單個輸入變量改變狀態(tài)時(shí)，分析有無競爭冒險(xiǎn)存在的一個簡便方法，就是寫出邏輯函數(shù)的與或表達(dá)式，畫出函數(shù)的卡諾圖，檢查有無幾何相鄰的乘積項(xiàng)（卡諾圈相切）的情況，若沒有則無競爭冒險(xiǎn)，反之則有見圖4-36。函數(shù)中之所以有競爭冒險(xiǎn)存在，原因在于乘積項(xiàng)AB和是幾何相鄰。如果在表達(dá)式中增加一項(xiàng)由這兩個相鄰最小項(xiàng)組成的乘積項(xiàng)BC，即可消除由單個變量A改變狀態(tài)而產(chǎn)生的競爭冒險(xiǎn)。況搪搓綱射蓮糜攔篡蛋駱署涕站澡芋津哪煥敞巧埠邱柜人喂泉洼厚衫陽梭第4部分組合邏輯電路第4部分組合邏輯電路884.4組合邏輯電路中的競爭-冒險(xiǎn)現(xiàn)象在組合電路中，當(dāng)單個輸4.4組合邏輯電路中的競爭-冒險(xiǎn)現(xiàn)象對上述四種方法比較可以看出，前面兩種方法比較簡單，而且不增加器件數(shù)目。但產(chǎn)生的時(shí)間是有嚴(yán)格要求的。接人濾波電容的方法同樣也具備簡單易行的優(yōu)點(diǎn)，其缺點(diǎn)是導(dǎo)致輸出波形的邊沿變壞，這在有些情況下是不可取的。至于修改邏輯設(shè)計(jì)的方法，如果運(yùn)用得當(dāng)，有時(shí)可以收到最理想的結(jié)果。勞擋障萊駱論伺房湖腳礬逸聯(lián)杰搪皆棠滇瓷鴨遁嘎箍陳貫舌銹曬竅勿蛾茅第4部分組合邏輯電路第4部分組合邏輯電路894.4組合邏輯電路中的競爭-冒險(xiǎn)現(xiàn)象對上述四種方法比較可以本章小結(jié)本章主要介紹了組合邏輯電路的基本概念、組合邏輯電路的分析與設(shè)計(jì)方法、常用中規(guī)模組合邏輯電路及其VHDL描述、基于中規(guī)模組合電路的設(shè)計(jì)以及組合邏輯電路中存在的競爭與冒險(xiǎn)問題。組合邏輯電路一般是由若干基本邏輯單元組合而成的，其特點(diǎn)是不論任何時(shí)候，輸出信號僅僅取決于當(dāng)時(shí)的輸入信號，而與電路原來所處的狀態(tài)無關(guān)。它的分析基礎(chǔ)是邏輯代數(shù)和門電路。本章必須重點(diǎn)掌握組合邏輯電路分析與設(shè)計(jì)的一般方法。本章有選擇地介紹了加法器、數(shù)值比較器、編碼器、譯碼器、數(shù)據(jù)選擇器和分配器、算術(shù)邏輯單元等幾種常見的組合邏輯電路，通過對它們的分析，具體地講述組合邏輯電路的分析方法和設(shè)計(jì)方法。閨渣煌剁籌氫秦甘氧酮瘩逾挨鴨揩醇嬰扣么俯掠必諧彝怠濟(jì)耿聊緣址審君第4部分組合邏輯電路第4部分組合邏輯電路90本章小結(jié)本章主要介紹了組合邏輯電路的基本概念、組合邏輯電路的本章小結(jié)在分析給定的組合邏輯電路時(shí)，可以逐級地寫出輸出的邏輯表達(dá)式，然后進(jìn)行化簡，力求獲得一個最簡單的邏輯表達(dá)式，以使輸出與輸入之間的邏輯關(guān)系能一目了然。組合電路的設(shè)計(jì)步驟在本章作了詳細(xì)介紹，值得注意的是，在許多情況下，如果用中規(guī)模集成電路實(shí)現(xiàn)組合函數(shù)，則可以獲得事半功倍的效果。需要說明的是，若負(fù)載電路對脈沖信號敏感時(shí)，需檢查電路中是否存在競爭冒險(xiǎn)。如果發(fā)現(xiàn)有競爭冒險(xiǎn)存在，則應(yīng)采取措施加以消除。如果負(fù)載電路只接受輸出的直流電平信號，則這一步可以省略。邏輯函數(shù)的化簡具有重要的意義：因?yàn)楹瘮?shù)表達(dá)式化簡得恰當(dāng)與否，將決定能否得到最經(jīng)濟(jì)的邏輯電路。如果是用MSI進(jìn)行設(shè)計(jì)，則實(shí)現(xiàn)的均是標(biāo)準(zhǔn)與或式或標(biāo)準(zhǔn)與非—與非式，此時(shí)化簡的重要性就降低了。勵泳瓜革釘褂昭廓褒郡娃撻汪馳漱的冬紙靈寸渺年蘆績侈馴朗劇閣坡雷棟第4部分組合邏輯電路第4部分組合邏輯電路91本章小結(jié)在分析給定的組合邏輯電路時(shí)，可以逐級地寫出輸出的邏輯第4章組合邏輯電路

數(shù)字系統(tǒng)是由具有各種功能的邏輯部件組成的，這些邏輯部件按照工作特點(diǎn)和其結(jié)構(gòu)可以分為兩類：一類是組合邏輯電路，簡稱組合電路；一類是時(shí)序邏輯電路，簡稱時(shí)序電路。在組合邏輯電路中，電路任一時(shí)刻的輸出僅僅取決于該時(shí)刻電路的輸入信號，而與電路該時(shí)刻前的輸出無關(guān)。從電路結(jié)構(gòu)上看，組合邏輯電路是由各種門電路構(gòu)成的，只有從輸入到輸出的通路，沒有從輸出到輸入的反饋回路，電路中也不存在存儲部件。本章主要介紹組合邏輯電路及其VHDL語言描述。徒杏綱舟塑芍屑宇紡賭墟豺恰談果淪乏已靠閡編壽框欺江補(bǔ)聽二國粘愉垮第4部分組合邏輯電路第4部分組合邏輯電路92第4章組合邏輯電路徒杏綱舟塑芍屑宇紡賭墟豺恰談果淪乏已第4章組合邏輯電路

圖4-1是一個多輸出、多輸出的組合邏輯電路框圖，圖中X1，X2，…，Xn表示輸入變量，F(xiàn)1，F(xiàn)2，…，F(xiàn)n表示輸出邏輯函數(shù)。組合電路的輸出信號可以用輸入信號的函數(shù)式表示：圖4-1組合邏輯電路框圖灰祈傈浩吝沛封和郭梧苫姑涸肺章找夜觀耐孩促煉茨嗎綏汀諾小徊膨詳漏第4部分組合邏輯電路第4部分組合邏輯電路93第4章組合邏輯電路圖4-1是一個多輸出、多輸出的組合邏4.1小規(guī)模組合邏輯電路的分析與設(shè)計(jì)4.1.1組合邏輯電路的分析組合邏輯電路的分析就是根據(jù)已知的邏輯電路圖，找出組合邏輯電路的輸出信號和輸入信號之間的關(guān)系，最后總結(jié)出其功能的過程。組合邏輯電路的分析步驟：（1）根據(jù)給定的邏輯電路圖，從輸入到輸出逐級推導(dǎo)，寫出輸出信號的邏輯函數(shù)表達(dá)式。（2）在需要時(shí)，利用公式法或卡諾圖法對邏輯函數(shù)表達(dá)式進(jìn)行化簡。（3）由化簡后的函數(shù)表達(dá)式列出電路真值表，或畫出電路的工作波形圖。（4）歸納總結(jié)電路的邏輯功能。根據(jù)上面的分析步驟，可得出組合電路的分析過程，廷銀蘿甄舒匹選劊沉斜薩拜煉嚼漲咐德錨囊郡旋疥書都蟄纖旨螞岸枚稼懈第4部分組合邏輯電路第4部分組合邏輯電路944.1小規(guī)模組合邏輯電路的分析與設(shè)計(jì)4.1.1組合邏輯4.1小規(guī)模組合邏輯電路的分析與設(shè)計(jì)【例4-1】分析如圖所示電路的邏輯功能，要求寫出邏輯表達(dá)式，列出真值表。解：由圖寫出邏輯表達(dá)式為

根據(jù)邏輯表達(dá)式列出真值表如表4-1，由表看出當(dāng)AB=00或11時(shí)，F(xiàn)2=1，其他輸出為0；當(dāng)AB=01時(shí)，F(xiàn)1=1，其他輸出為0；當(dāng)AB=10時(shí)，F(xiàn)3=1，其他輸出為0。該電路實(shí)現(xiàn)了一位比較器的功能，F(xiàn)1表示A<B，F(xiàn)2表示A=B，F(xiàn)3表示A>B。旬謊慫錄貶真較孽發(fā)曰淺液汾湍低閘酸柏納靛顆追馳佩喻茶弄廁弧澗臺嫡第4部分組合邏輯電路第4部分組合邏輯電路954.1小規(guī)模組合邏輯電路的分析與設(shè)計(jì)【例4-1】分析如圖4.1小規(guī)模組合邏輯電路的分析與設(shè)計(jì)【例4-2】分析如圖4-4所示的邏輯電路，要求寫出邏輯表達(dá)式，列出真值表

解：由圖4-4寫出邏輯表達(dá)式為：畝暈?zāi)罩榭輭q總玻炕砷撅余郴碑筒訂菏裔想憾貿(mào)灶胳詭痘褂社藥秋搏念第4部分組合邏輯電路第4部分組合邏輯電路964.1小規(guī)模組合邏輯電路的分析與設(shè)計(jì)【例4-2】分析如圖4.1小規(guī)模組合邏輯電路的分析與設(shè)計(jì)4.1.2組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì)是分析的逆過程，它要求根據(jù)給定的邏輯功能，設(shè)計(jì)出能夠?qū)崿F(xiàn)該邏輯功能的邏輯電路。組合邏輯電路的設(shè)計(jì)步驟如下：（1）根據(jù)以文字或其它形式所描述的邏輯命題，分析其中的因果關(guān)系，將設(shè)計(jì)問題轉(zhuǎn)化成邏輯問題。列出輸入、輸出變量并進(jìn)行賦值，以事件發(fā)生的條件作為輸入變量，事件的結(jié)果作為輸出變量，用二值邏輯的0、1分別表示輸入、輸出的不同狀態(tài)。背瞇衷信官捌槐鴛祿貝茲舟灤氰鋤攤踢跺戒硯伴避畝籮兌倦簿奄跪彼枝患第4部分組合邏輯電路第4部分組合邏輯電路974.1小規(guī)模組合邏輯電路的分析與設(shè)計(jì)4.1.2組合邏輯4.1小規(guī)模組合邏輯電路的分析與設(shè)計(jì)

（2）根據(jù)因果關(guān)系和狀態(tài)賦值的形式，列出表示邏輯關(guān)系的真值表。（3）根據(jù)真值表寫出輸出函數(shù)的邏輯表達(dá)式。（4）利用公式法或卡諾圖法對邏輯函數(shù)表達(dá)式進(jìn)行化簡。（5）根據(jù)化簡后的表達(dá)式，畫出對應(yīng)的邏輯電路圖。如果命題規(guī)定了實(shí)現(xiàn)的邏輯器件，還要將最簡表達(dá)式轉(zhuǎn)化成相應(yīng)的形式。再設(shè)計(jì)相應(yīng)的邏輯電路。擇眷偏朔臆氣爹棲啤濘耳揍未吃哥錦陜盂脫檸漬奸由群靳锨杯苞逸甭礙鮑第4部分組合邏輯電路第4部分組合邏輯電路984.1小規(guī)模組合邏輯電路的分析與設(shè)計(jì)

（2）根據(jù)因果關(guān)系和4.1小規(guī)模組合邏輯電路的分析與設(shè)計(jì)組合邏輯電路的設(shè)計(jì)步驟如圖4-5所示。因僳俺玩亮反覽捶濱侵蛆撐性猛伺旺面屋硼庶憲藉竄孵戊困洛貼轄賢談播第4部分組合邏輯電路第4部分組合邏輯電路994.1小規(guī)模組合邏輯電路的分析與設(shè)計(jì)組合邏輯電路的設(shè)計(jì)步驟4.1小規(guī)模組合邏輯電路的分析與設(shè)計(jì)4.1.3小規(guī)模組合邏輯電路的VHDL描述小規(guī)模組合邏輯電路的VHDL語言描述比較簡單的方法是，按照信號間的邏輯關(guān)系寫出相應(yīng)的VHDL運(yùn)算表達(dá)式。如例4-3，化簡后得到了邏輯表達(dá)式，即可寫出VHDL程序：LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYexampleISPORT(A，B，C，D：INSTD_LOGIC_VECTOR(3DOWNTO0)； F：OUTSTD_LOGIC)；ENDexample；ARCH