《數(shù)字邏輯與電路》復習題及答案

《數(shù)字邏輯與電路》復習題第一章數(shù)字邏輯基礎（數(shù)制與編碼）一、選擇題1．以下代碼中為無權碼的為CD。A.8421BCD碼B.5421BCD碼C.余三碼D.格雷碼2．以下代碼中為恒權碼的為AB。A.8421BCD碼B.5421BCD碼C.余三碼D.格雷碼3．一位十六進制數(shù)可以用C位二進制數(shù)來表示。A.１B.２C.４D.164．十進制數(shù)25用8421BCD碼表示為B。A.10101B.00100101C.100101D.101015．在一個8位的存儲單元中，能夠存儲的最大無符號整數(shù)是CD。A.（256）10B.（127）10C.（FF）16D.（255）106．與十進制數(shù)（53.5）10等值的數(shù)或代碼為ABCD。A.(01010011.0101)8421BCDB.(35.8)16C.(110101.1)2D.(65.4)87．與八進制數(shù)(47.3)8等值的數(shù)為：AB。A.(100111.011)2B.(27.6)16C.(27.3)16D.(100111.11)28.常用的BCD碼有CD。二、判斷題（正確打√，錯誤的打×）1.方波的占空比為0.5。（√）2.8421碼1001比0001大。（×）3.數(shù)字電路中用“1”和“0”分別表示兩種狀態(tài),二者無大小之分。（√）4．格雷碼具有任何相鄰碼只有一位碼元不同的特性。（√）5．八進制數(shù)（17）8比十進制數(shù)（17）10小。（√）6．當傳送十進制數(shù)5時，在8421奇校驗碼的校驗位上值應為1。（√）7．十進制數(shù)（9）10比十六進制數(shù)（9）16小。（×）8．當8421奇校驗碼在傳送十進制數(shù)（8）10時，在校驗位上出現(xiàn)了1時，表明在傳送過程中出現(xiàn)了錯誤。（√）三、填空題1.數(shù)字信號的特點是在時間上和幅值上都是斷續(xù)變化的，其高電平和低電平常用1和0來表示。2.分析數(shù)字電路的主要工具是邏輯代數(shù)，數(shù)字電路又稱作邏輯電路。3.在數(shù)字電路中，常用的計數(shù)制除十進制外，還有二進制、八進制、十六進制。4.常用的BCD碼有8421BCD碼、2421BCD碼、5421BCD碼、余三碼等。常用的可靠性代碼有格雷碼、奇偶校驗碼。5.（10110010.1011）2=(262.54)8=(B2.B)166.(35.4)8=（11101.1）2=(29.5)10=(1D.8)16=(00101001.01017.（39.75)10=（）=()8=(27.C)16)8421BCD8.(5E.C)16=（1011110.11）2=()8=()10=(10010100.01110101)8421BCD9.（01111000)8421BCD=（1001110）2=(116)8=(78)10=(4E)16四、思考題1．在數(shù)字系統(tǒng)中為什么要采用二進制？因為數(shù)字信號有在時間和幅值上離散的特點，它正好可以用二進制的1和0來表示兩種不同的狀態(tài)。2．格雷碼的特點是什么？為什么說它是可靠性代碼？格雷碼的任意兩組相鄰代碼之間只有一位不同，其余各位都相同，它是一種循環(huán)碼。這個特性使它在形成和傳輸過程中可能引起的錯誤較少，因此稱之為可靠性代碼。3．奇偶校驗碼的特點是什么？為什么說它是可靠性代碼？奇偶校驗碼可校驗二進制信息在傳送過程中1的個數(shù)為奇數(shù)還是偶數(shù)，從而發(fā)現(xiàn)可能出現(xiàn)的錯誤。第一章數(shù)字邏輯基礎（函數(shù)與化簡）一、選擇題1.以下表達式中符合邏輯運算法則的是D。A.C·C=C2B.1+1=10C.0<1D.A+1=12.邏輯變量的取值１和０可以表示：ABCD。A.開關的閉合、斷開B.電位的高、低C.真與假D.電流的有、無3.當邏輯函數(shù)有n個變量時，共有D個變量取值組合？C.n2D.2n4.邏輯函數(shù)的表示方法中具有唯一性的是AD。A.nB.2nA.真值表5.F=AA.B.表達式+BD+CDE+B.C.邏輯圖D.卡諾圖D=ＡＣ。C.D.6.邏輯函數(shù)F==Ａ。A.BB.AC.D.7．求一個邏輯函數(shù)F的對偶式，可將F中的ＡＣＤ。A.“·”換成“+”，“+”換成“·”B.原變量換成反變量，反變量換成原變量C.變量不變D.常數(shù)中“0”換成“1”，“1”換成“0”E.常數(shù)不變8．A+BC=Ｃ。A、A+BB、A+CC、（A+B）（A+C）D、B+C9．在何種輸入情況下，“與非”運算的結果是邏輯0。ＤA．全部輸入是0B.任一輸入是0C.僅一輸入是0D.全部輸入是110．在何種輸入情況下，“或非”運算的結果是邏輯0。ＢＣＤA．全部輸入是0B.全部輸入是1C.任一輸入為0，其他輸入為1D.任一輸入為1二、判斷題（正確打√，錯誤的打×）1．邏輯變量的取值，１比０大。（×）。2．異或函數(shù)與同或函數(shù)在邏輯上互為反函數(shù)。（√）。3．若兩個函數(shù)具有相同的真值表，則兩個邏輯函數(shù)必然相等。（√）。4．因為邏輯表達式A+B+AB=A+B成立，所以AB=0成立。（×）5．若兩個函數(shù)具有不同的真值表，則兩個邏輯函數(shù)必然不相等。（√）6．若兩個函數(shù)具有不同的邏輯函數(shù)式，則兩個邏輯函數(shù)必然不相等。（×）7．邏輯函數(shù)兩次求反則還原，兩次作對偶式變換也還原為它本身。（√）8．邏輯函數(shù)Y=A+B++C+B已是最簡與或表達式。（×）9．因為邏輯表達式AB+AB=A+B+AB成立，所以A+B=A+B成立。（×）10．對邏輯函數(shù)Y=AC+B成立。（×）+B+C+B利用代入規(guī)則，令A=BC代入，得Y=BC+B+C+B=三、填空題1.邏輯代數(shù)又稱為布爾代數(shù)。最基本的邏輯關系有與、或、非三種。常用的導出邏輯運算為與非、或非、與或非、同或、異或。2.邏輯函數(shù)的常用表示方法有邏輯表達式、真值表、邏輯圖。3.邏輯代數(shù)中與普通代數(shù)相似的定律有交換律、分配律、結合律。摩根定律又稱為反演定律。4.邏輯代數(shù)的三個重要規(guī)則是代入規(guī)則、對偶規(guī)則、反演規(guī)則。5．邏輯函數(shù)F=+B+D的反函數(shù)。6．邏輯函數(shù)F=A（B+C）·1的對偶函數(shù)是。7．添加項公式AB+C+BC=AB+C的對偶式為。8．邏輯函數(shù)F=9．邏輯函數(shù)F=+A+B+C+D=１。=０。10．已知函數(shù)的對偶式為+，則它的原函數(shù)為。四、思考題1.邏輯代數(shù)與普通代數(shù)有何異同？都有輸入＼輸出變量，都有運算符號，且有形式上相似的某些定理，但邏輯代數(shù)的取值只能有０和１兩種，而普通代數(shù)不限，且運算符號所代表的意義不同。2.邏輯函數(shù)的三種表示方法如何相互轉換？通常從真值表容易寫出標準最小項表達式，從邏輯圖易于逐級推導得邏輯表達式，從與或表達式或最小項表達式易于列出真值表。3.為什么說邏輯等式都可以用真值表證明？因為真值表具有唯一性。4.對偶規(guī)則有什么用處？可使公式的推導和記憶減少一半，有時可利于將或與表達式化簡。第二章邏輯門電路一、選擇題1.三態(tài)門輸出高阻狀態(tài)時，ＡＢＤ是正確的說法。A.用電壓表測量指針不動B.相當于懸空C.電壓不高不低D.測量電阻指針不動2.以下電路中可以實現(xiàn)“線與”功能的有ＣＤ。A.與非門B.三態(tài)輸出門C.集電極開路門D.漏極開路門3．以下電路中常用于總線應用的有Ａ。門門C.漏極開路門與非門4．邏輯表達式Y=AB可以用Ｃ實現(xiàn)。A.或門B.非門C.與門5．在正邏輯系統(tǒng)中TTL電路的以下輸入中ＡＢＣ相當于輸入邏輯“1”。A.懸空B.經(jīng)C.經(jīng)2.7kΩ電阻接地D.經(jīng)510Ω電阻接地6．對于TTL與非門閑置輸入端的處理，可以ＡＢＤ。A.接電源B.通過電阻3kΩ接電源C.接地7．要使TTL與非門工作在轉折區(qū)，可使輸入端對地外接電阻RIＣ。A.＞RONB.＜ROFFOFF＜RI＜ROND.＞ROFF二、判斷題（正確打√，錯誤的打×）1．TTL與非門的多余輸入端可以接高電平VCC。（√）2．當TTL與非門的輸入端懸空時相當于輸入為邏輯1。（√）3．普通的邏輯門電路的輸出端不可以并聯(lián)在一起，否則可能會損壞器件。（√）4．兩輸入端四與非門器件74LS00與7400的邏輯功能完全相同。（√）5．CMOS或非門與TTL或非門的邏輯功能完全相同。（√）6．三態(tài)門的三種狀態(tài)分別為：高電平、低電平、不高不低的電壓。（×）7．TTL集電極開路門輸出為１時由外接電源和電阻提供輸出電流。（√）8．一般TTL門電路的輸出端可以直接相連，實現(xiàn)線與。（×）9．CMOSOD門（漏極開路門）的輸出端可以直接相連，實現(xiàn)線與。（√）10．TTLOC門（集電極開路門）的輸出端可以直接相連，實現(xiàn)線與。（√）三、填空題1.集電極開路門的英文縮寫為ＯＣ門，工作時必須外加電源和負載。2．OC門稱為集電極開路門門，多個OC門輸出端并聯(lián)到一起可實現(xiàn)線與功能。3．TTL與非門電壓傳輸特性曲線分為飽和區(qū)、轉折區(qū)、線性區(qū)、截止區(qū)。第三章組合邏輯電路一、選擇題1.下列表達式中不存在競爭冒險的有ＣＤ。A.Y=+ABB.Y=AB+CC.Y=AB+ABD.Y=(A+)A2.若在編碼器中有50個編碼對象，則要求輸出二進制代碼位數(shù)為Ｂ位。3.一個16選1的數(shù)據(jù)選擇器，其地址輸入（選擇控制輸入）端有Ｃ個。4.下列各函數(shù)等式中無冒險現(xiàn)象的函數(shù)式有Ｄ。A.B.C.D.E.5.函數(shù)，當變量的取值為ACD時，將出現(xiàn)冒險現(xiàn)象。A.B=C=1B.B=C=0C.A=1，C=0D.A=0，B=06.四選一數(shù)據(jù)選擇器的數(shù)據(jù)輸出Y與數(shù)據(jù)輸入Xi和地址碼Ai之間的邏輯表達式為Y=A。A.B.C.D.7.一個8選一數(shù)據(jù)選擇器的數(shù)據(jù)輸入端有E個。8.在下列邏輯電路中，不是組合邏輯電路的有D。9.八路數(shù)據(jù)分配器，其地址輸入端有C個。10.組合邏輯電路消除競爭冒險的方法有AB。二、判斷題（正確打√，錯誤的打×）1.優(yōu)先編碼器的編碼信號是相互排斥的，不允許多個編碼信號同時有效。（×）2.編碼與譯碼是互逆的過程。（√）3.二進制譯碼器相當于是一個最小項發(fā)生器，便于實現(xiàn)組合邏輯電路。（√）4.半導體數(shù)碼(LED)顯示器的工作電流大，每筆劃約10mA左右，因此，需要考慮電流驅動能力問題。（√）5.共陰接法LED數(shù)碼顯示器需選用有效輸出為高電平的七段顯示譯碼器來驅動。（√）6.數(shù)據(jù)選擇器和數(shù)據(jù)分配器的功能正好相反，互為逆過程。（√）7.用數(shù)據(jù)選擇器可實現(xiàn)時序邏輯電路。（×）8.組合邏輯電路中產(chǎn)生競爭冒險的主要原因是輸入信號受到尖峰干擾。（×）三、填空題1.LED數(shù)碼顯示器的內(nèi)部接法有兩種形式：共陰接法和共陽接法。2.對于共陽接法的LED數(shù)碼顯示器，應采用低電平電平驅動的七段顯示譯碼器。3.消除竟爭冒險的方法有修改邏輯設計、接入濾波電容、加選通脈沖等。第四章時序邏輯電路（觸發(fā)器）一、選擇題1.N個觸發(fā)器可以構成能寄存B位二進制數(shù)碼的寄存器。N2.一個觸發(fā)器可記錄一位二進制代碼，它有C個穩(wěn)態(tài)。3.存儲8位二進制信息要D個觸發(fā)器。4.對于T觸發(fā)器，若原態(tài)Qn=0，欲使新態(tài)Qn+1=1，應使輸入T=ＢＤ。A.0B.1C.QD.5.對于T觸發(fā)器，若原態(tài)Qn=1，欲使新態(tài)Qn+1=1，應使輸入T=AD。A.0B.1C.QD.6.對于D觸發(fā)器，欲使Qn+1=Qn，應使輸入D=C。A.0B.1C.QD.7.對于JK觸發(fā)器，若J=K，則可完成C觸發(fā)器的邏輯功能。ˊ8.欲使JK觸發(fā)器按Qn+1=Qn工作，可使JK觸發(fā)器的輸入端ABDE。A.J=K=0B.J=Q,K=C.J=,K=QD.J=Q,K=0E.J=0,K=9.欲使JK觸發(fā)器按Qn+1=n工作，可使JK觸發(fā)器的輸入端ACDE。A.J=K=1B.J=Q,K=C.J=,K=QD.J=Q,K=1E.J=1,K=Q10.欲使JK觸發(fā)器按Qn+1=0工作，可使JK觸發(fā)器的輸入端BCD。A.J=K=1B.J=Q,K=QC.J=Q,K=1D.J=0,K=1E.J=K=111.欲使JK觸發(fā)器按Qn+1=1工作，可使JK觸發(fā)器的輸入端BCE。A.J=K=1B.J=1,K=0C.J=K=D.J=K=0E.J=,K=012.欲使D觸發(fā)器按Qn+1=n工作，應使輸入D=D。A.0B.1C.QD.13.下列觸發(fā)器中，沒有約束條件的是D。A.基本RS觸發(fā)器B.主從RS觸發(fā)器C.同步RS觸發(fā)器D.邊沿D觸發(fā)器14.描述觸發(fā)器的邏輯功能的方法有ABCD。A.狀態(tài)轉換真值表B.特性方程C.狀態(tài)轉換圖D.狀態(tài)轉換卡諾圖15.為實現(xiàn)將JK觸發(fā)器轉換為D觸發(fā)器，應使A。A.J=D,K=B.K=D,J=C.J=K=DD.J=K=二、判斷題（正確打√，錯誤的打×）1.D觸發(fā)器的特性方程為Qn+1=D，與Qn無關，所以它沒有記憶功能。（×）2.RS觸發(fā)器的約束條件RS=0表示不允許出現(xiàn)R=S=1的輸入。（√）3.主從JK觸發(fā)器、邊沿JK觸發(fā)器和同步JK觸發(fā)器的邏輯功能完全相同。（√）4.若要實現(xiàn)一個可暫停的一位二進制計數(shù)器，控制信號A=0計數(shù)，A=1保持，可選用T觸發(fā)器，且令T=A。（×）5.由兩個TTL或非門構成的基本RS觸發(fā)器，當R=S=0時，觸發(fā)器的狀態(tài)為不定（×）。6.對邊沿JK觸發(fā)器，在CP為高電平期間，當J=K=1時，狀態(tài)會翻轉一次。（×）三、填空題1．觸發(fā)器有2個穩(wěn)態(tài)，存儲8位二進制信息要8個觸發(fā)器。2．一個基本RS觸發(fā)器在正常工作時，它的約束條件是+=1，則它不允許輸入=0且=0的信號。3．觸發(fā)器有兩個互補的輸出端Q、，定義觸發(fā)器的1狀態(tài)為Q=1、=0，可見觸發(fā)器的狀態(tài)指的是Q端的狀態(tài)。，0狀態(tài)為Q=0、=14．一個基本RS觸發(fā)器在正常工作時，不允許輸入R=S=1的信號，因此它的約束條件是RS=0。第四章時序邏輯電路（分析與設計）一、選擇題1．同步計數(shù)器和異步計數(shù)器比較，同步計數(shù)器的顯著優(yōu)點是A。A.工作速度高B.觸發(fā)器利用率高C.電路簡單D.不受時鐘CP控制。2．把一個五進制計數(shù)器與一個四進制計數(shù)器串聯(lián)可得到D進制計數(shù)器。3．下列邏輯電路中為時序邏輯電路的是Ｃ。4.N個觸發(fā)器可以構成最大計數(shù)長度（進制數(shù)）為Ｄ的計數(shù)器。2N5.N個觸發(fā)器可以構成能寄存Ｂ位二進制數(shù)碼的寄存器。N6．五個D觸發(fā)器構成環(huán)形計數(shù)器，其計數(shù)長度為Ａ。7．同步時序電路和異步時序電路比較，其差異在于后者Ｂ。8．一位8421BCD碼計數(shù)器至少需要Ｂ個觸發(fā)器。9.欲設計0，1，2，3，4，5，6，7這幾個數(shù)的計數(shù)器，如果設計合理，采用同步二進制計數(shù)器，最少應使用Ｂ級觸發(fā)器。10．8位移位寄存器，串行輸入時經(jīng)Ｄ個脈沖后，8位數(shù)碼全部移入寄存器中。11．用二進制異步計數(shù)器從0做加法，計到十進制數(shù)178，則最少需要Ｄ個觸發(fā)器。12．某移位寄存器的時鐘脈沖頻率為100KHZ，欲將存放在該寄存器中的數(shù)左移8位，完成該操作需要Ｂ時間。13.若用JK觸發(fā)器來實現(xiàn)特性方程為，則JK端的方程為ＡＢ。A.J=AB，K=B.J=AB，K=C.J=，K=ABD.J=，K=AB14．若要設計一個脈沖序列為1101001110的序列脈沖發(fā)生器，應選用Ｃ個觸發(fā)器。二、判斷題（正確打√，錯誤的打×）1．同步時序電路由組合電路和存儲器兩部分組成。（√）2．組合電路不含有記憶功能的器件。（√）3．時序電路不含有記憶功能的器件。（×）4．同步時序電路具有統(tǒng)一的時鐘CP控制。（√）5．異步時序電路的各級觸發(fā)器類型不同。（×）6．環(huán)形計數(shù)器在每個時鐘脈沖CP作用時，僅有一位觸發(fā)器發(fā)生狀態(tài)更新。（×）7．環(huán)形計數(shù)器如果不作自啟動修改，則總有孤立狀態(tài)存在。（√）8．計數(shù)器的模是指構成計數(shù)器的觸發(fā)器的個數(shù)。（×）9．計數(shù)器的模是指對輸入的計數(shù)脈沖的個數(shù)。（×）10．D觸發(fā)器的特征方程Qn+1=D，而與Qn無關，所以，D觸發(fā)器不是時序電路。（×）11．在同步時序電路的設計中，若最簡狀態(tài)表中的狀態(tài)數(shù)為2N，而又是用N級觸發(fā)器來實現(xiàn)其電路，則不需檢查電路的自啟動性。（√）12．把一個5進制計數(shù)器與一個10進制計數(shù)器串聯(lián)可得到15進制計數(shù)器。（×）13．同步二進制計數(shù)器的電路比異步二進制計數(shù)器復雜，所以實際應用中較少使用同步二進制計數(shù)器。（×）14．利用反饋歸零法獲得N進制計數(shù)器時，若為異步置零方式，則狀態(tài)SN只是短暫的過渡狀態(tài)，不能穩(wěn)定而是立刻變?yōu)?狀態(tài)。（√）三、填空題1．寄存器按照功能不同可分為兩類：移位寄存器和數(shù)碼寄存器。2．數(shù)字電路按照是否有記憶功能通?？煞譃閮深悾航M合邏輯電路、時序邏輯電路。3．由四位移位寄存器構成的順序脈沖發(fā)生器可產(chǎn)生４個順序脈沖。4．時序邏輯電路按照其觸發(fā)器是否有統(tǒng)一的時鐘控制分為同步時序電路和異步時序電路。第五章半導體存儲器一、選擇題1．一個容量為1K×8的存儲器有ＢＤ個存儲單元。A.8B.8K2．要構成容量為4K×8的RAM，需要Ｄ片容量為256×4的RAM。A.2B.4C.8D.323．尋址容量為16K×8的RAM需要Ｃ根地址線。A.4B.8C.14D.16E.16KC.8000D.81924．若RAM的地址碼有8位，行、列地址譯碼器的輸入端都為4個，則它們的輸出線（即字線+位線）共有Ｃ條。A.8B.16C.32D.2565．某存儲器具有8根地址線和8根雙向數(shù)據(jù)線，則該存儲器的容量為Ｃ。A.8×3B.8K×8C.256×8D.256×2566.采用對稱雙地址結構尋址的1024×1的存儲矩陣有C。A.10行10列B.5行5列C.32行32列D.1024行1024列7．隨機存取存儲器具有Ａ功能。A.讀/寫B(tài).無讀/寫C.只讀D.只寫8．欲將容量為128×1的RAM擴展為1024×8，則需要控制各片選端的輔助譯碼器的輸出端數(shù)為Ｄ。A.1B.2C.3D.89．欲將容量為256×1的RAM擴展為1024×8，則需要控制各片選端的輔助譯碼器的輸入端數(shù)為Ｂ。A.4B.2C.3D.810．只讀存儲器ROM在運行時具有Ａ功能。A.讀/無寫B(tài).無讀/寫C.讀/寫D.無讀/無寫11．只讀存儲器ROM中的內(nèi)容，當電源斷掉后又接通，存儲器中的內(nèi)容Ｄ。A.全部改變B.全部為0C.不可預料D.保持不變12．隨機存取存儲器RAM中的內(nèi)容，當電源斷掉后又接通，存儲器中的內(nèi)容Ｃ。A.全部改變B.全部為1C.不確定D.保持不變13．一個容量為512×1的靜態(tài)RAM具有Ａ。A.地址線9根，數(shù)據(jù)線1根B.地址線1根，數(shù)據(jù)線9根C.地址線512根，數(shù)據(jù)線9根D.地址線9根，數(shù)據(jù)線512根14．用若干RAM實現(xiàn)位擴展時，其方法是將ＡＣＤ相應地并聯(lián)在一起。A.地址線B.數(shù)據(jù)線C.片選信號線D.讀/寫線15．PROM的與陣列（地址譯碼器）是B。A.全譯碼可編程陣列B.全譯碼不可編程陣列C.非全譯碼可編程陣列D.非全譯碼不可編程陣列二、判斷題（正確打√，錯誤的打×）1.實際中，常以字數(shù)和位數(shù)的乘積表示存儲容量。（√）2.RAM由若干位存儲單元組成，每個存儲單元可存放一位二進制信息。（√）3.動態(tài)隨機存取存儲器需要不斷地刷新，以防止電容上存儲的信息丟失。（√）4.用2片容量為16K×8的RAM構成容量為32K×8的RAM是位擴展。（×）5.所有的半導體存儲器在運行時都具有讀和寫的功能。（×）6.ROM和RAM中存入的信息在電源斷掉后都不會丟失。（×）7.RAM中的信息，當電源斷掉后又接通，則原存的信息不會改變。（×）8.存儲器字數(shù)的擴展可以利用外加譯碼器控制數(shù)個芯片的片選輸入端來實現(xiàn)。（√）9.PROM的或陣列（存儲矩陣）是可編程陣列。（√）10.ROM的每個與項（地址譯碼器的輸出）都一定是最小項。（√）第七章AD-DA習題一、選擇題1．一個無符號8位數(shù)字量輸入的DAC，其分辨率為Ｄ位。A.1B.3C.4D.82．一個無符號10位數(shù)字輸入的DAC，其輸出電平的級數(shù)為ＣＤ。A.4B.10C.1024D.2103．一個無符號4位權電阻DAC，最低位處的電阻為40KΩ，則最高位處電阻為Ｂ。A.4KΩB.5KΩC.10KΩD.20KΩ4．4位倒T型電阻網(wǎng)絡DAC的電阻網(wǎng)絡的電阻取值有Ｂ種。A.1B.2C.4D.85．為使采樣輸出信號不失真地代表輸入模擬信號，采樣頻率和輸入模擬信號的最高頻率的關系是Ｃ。A.≥B.≤C.≥2D.≤26．將一個時間上連續(xù)變化的模擬量轉換為時間上斷續(xù)（離散）的模擬量的過程稱為Ａ。A.采樣B.量化C.保持D.編碼7．用二進制碼表示指定離散電平的過程稱為Ｄ。A.采樣B.量化C.保持D.編碼8．將幅值上、時間上離散的階梯電平統(tǒng)一歸并到最鄰近的指定電平的過程稱為Ｂ。A.采樣B.量化C.保持D.編碼9．若某ADC取量化單位△=，并規(guī)定對于輸入電壓，在0≤＜時，認為輸入的模擬電壓為0V，輸出的二進制數(shù)為000，則B.101C.110≤＜時，輸出的二進制數(shù)為Ｂ。A.001D.11110．以下四種轉換器，Ａ是A/D轉換器且轉換速度最高。A.并聯(lián)比較型B.逐次逼近型C.雙積分型D.施密特觸發(fā)器二、判斷題（正確打√，錯誤的打×）1．權電阻網(wǎng)絡D/A轉換器的電路簡單且便于集成工藝制造，因此被廣泛使用。（×）2．D/A轉換器的最大輸出電壓的絕對值可達到基準電壓VREF。（×）3．D/A轉換器的位數(shù)越多，能夠分辨的最小輸出電壓變化量就越小。（√）4．D/A轉換器的位數(shù)越多，轉換精度越高。（√）5．A/D轉換器的二進制數(shù)的位數(shù)越多，量化單位△越小。（√）6．A/D轉換過程中，必然會出現(xiàn)量化誤差。（√）7．A/D轉換器的二進制數(shù)的位數(shù)越多，量化級分得越多，量化誤差就可以減小到0。（×）8．一個N位逐次逼近型A/D轉換器完成一次轉換要進行N次比較，需要N+2個時鐘脈沖。（√）9．雙積分型A/D轉換器的轉換精度高、抗干擾能力強，因此常用于數(shù)字式儀表中。（√）10．采樣定理的規(guī)定，是為了能不失真地恢復原模擬信號，而又不使電路過于復雜。（√）11．12．13．時序邏輯電路一、選擇題1．同步計數(shù)器和異步計數(shù)器比較，同步計數(shù)器的顯著優(yōu)點是。A.工作速度高B.觸發(fā)器利用率高C.電路簡單D.不受時鐘CP控制。3．下列邏輯電路中為時序邏輯電路的是。A.變量譯碼器B.加法器C.數(shù)碼寄存器D.數(shù)據(jù)選擇器4.N個觸發(fā)器可以構成最大計數(shù)長度（進制數(shù)）為的計數(shù)器。A.NB.2NC.N25.N個觸發(fā)器可以構成能寄存位二進制數(shù)碼的寄存器。B.NC.N+1D.2NA.N-1D.2N6．7．同步時序電路和異步時序電路比較，其差異在于后者。A.沒有觸發(fā)器B.沒有統(tǒng)一的時鐘脈沖控制D.輸出只與內(nèi)部狀態(tài)有關C.沒有穩(wěn)定狀態(tài)8．一位8421BCD碼計數(shù)器至少需要個觸發(fā)器。A.3B.4C.5D.109.欲設計0，1，2，3，4，5，6，7這幾個數(shù)的計數(shù)器，如果設計合理，采用同