大數(shù)電-5.組合邏輯

第五章數(shù)字集成電路基本模塊5.1

組合邏輯電路組合邏輯電路組合邏輯電路基礎(chǔ)多路器和逆多路器編

和譯2組合邏輯電路對(duì)于組合邏輯電路，若電路有m個(gè)輸入x1,x2,……,xm,產(chǎn)生n個(gè)輸出信號(hào)y1,y2,……,yn,則輸出與輸入之間的關(guān)系可以表示為：Y=F（X）x134組合邏輯電路單元設(shè)計(jì)的基本過(guò)程是：1）列出真值表3）適當(dāng)?shù)慕Y(jié)構(gòu)形式5）每個(gè)器件的參數(shù)2）邏輯表達(dá)式4）邏輯圖和電路圖6）驗(yàn)證功能和性能組合邏輯電路組合邏輯電路組合邏輯電路基礎(chǔ)多路器和逆多路器編

和譯5多路器（MUX）：通過(guò)控制信號(hào)從多個(gè)數(shù)據(jù)來(lái)源中選擇一個(gè)傳送出去。逆多路器（DEMUX）：根據(jù)控制信號(hào)把一個(gè)數(shù)據(jù)送到多個(gè)輸出端中的某一個(gè)。2n

m多路器和逆多路器控制信號(hào)的位數(shù)應(yīng)滿足：60

D01

D1二選一多路器真值表S

Y多路器Y

SD0

SD1VddD0D0D1D1SSSSY701高阻A真值表

E

Y

二選一多路器三態(tài)緩沖器VddAAEEYVddD0D0D1D1SSSSYY

E

A

EZ89三態(tài)輸出緩沖器整機(jī)中的信號(hào)通過(guò)總線傳送；數(shù)據(jù)總線是連接很多電路輸出的公共通路。如果各個(gè)電路的輸出信號(hào)同時(shí)送到總線上，則可能破壞電路的正常工作。各電路必須按照一定的時(shí)序向總線傳送信號(hào)三態(tài)輸出控制輸出高電平狀態(tài)——有電流流出輸出低電平狀態(tài)——有電流流入高阻態(tài)——既無(wú)電流流出，也無(wú)電流流入其他傳輸門邏輯形式文獻(xiàn)

了很多種基于傳輸門的邏輯形式CPL和DPL有所應(yīng)用s1s0Y00D001D110D211D3四選一多路器真值表Y

s1

s0

D0

s1s0

D1

s1

s0

D2

s1s0

D3直接的實(shí)現(xiàn)方式：用一個(gè)與或非門加一個(gè)輸出反相器優(yōu)點(diǎn)：用反相器作輸出級(jí)有較好的輸出驅(qū)動(dòng)能力缺點(diǎn)：第一級(jí)的與或非門扇入系數(shù)太大，將嚴(yán)重影響電路性能11另辟蹊徑：做變換四選一多路器：互補(bǔ)CMOS結(jié)構(gòu)優(yōu)點(diǎn)：邏輯門簡(jiǎn)化，有利于減小面積。用3個(gè)相同邏輯門,便于版圖設(shè)計(jì)缺點(diǎn)：用與或非門做輸出級(jí)，輸出驅(qū)動(dòng)能力差。Y

s1

s0

D0

s1s0

D1

s1

s0

D2

s1s0

D3=s1

(s0

D0

s0

D1

)

s1

(s0

D2

s0

D3

)=

(s0

D0

s0

D1

)

s1

(s0

D2

s0

D3

)

s112=(s0

D0

s0

D1

)

s1

(s0

D2

s0

D3

)

s1

E

S

Y3~Y0

10011000A3~A001B3~B0四位CMOS二選一多路器Yi

E

S

Ai改進(jìn)：加輸入、輸出緩沖器。最終實(shí)現(xiàn)方案：Yi

E

(S

Ai

S

Bi

).13四選一多路器和逆多路器：傳輸門結(jié)構(gòu)Y

s1

s0

D0

s1s0

D1

s1

s0

D2

s1s0

D3優(yōu)點(diǎn)：電路簡(jiǎn)化，版圖規(guī)整缺點(diǎn)：高電平有損失，輸出驅(qū)動(dòng)能力差。用CMOS代替NMOS,

避免高電平損失；將上述電路的I/O顛倒使用，就是逆多路器。14四選一多路器：傳輸門結(jié)構(gòu)NMOS傳輸門進(jìn)一步優(yōu)化利用兩級(jí)(3個(gè))二選一實(shí)現(xiàn)15組合邏輯電路組合邏輯電路基礎(chǔ)多路器和逆多路器編

和譯16編(encoder)編把一組m個(gè)輸入信號(hào)用一組n位（2n≥m）二進(jìn)制代碼表示，使它們之間一一對(duì)應(yīng)。產(chǎn)生BCD碼的編10-4編1710-4編的一種邏輯結(jié)構(gòu)注意：集成電路中輸入、輸出都經(jīng)過(guò)反相器作緩沖器18譯：解讀輸入的二進(jìn)制代碼。根據(jù)輸入代碼的值在一組輸出中相應(yīng)的一個(gè)輸出線上產(chǎn)生輸出信號(hào)。在數(shù)字系統(tǒng)中常用的譯二進(jìn)制變量譯碼制變換譯顯示譯：譯(decoder)19二進(jìn)制譯當(dāng)輸入一個(gè)n位二進(jìn)制變量時(shí)，在m個(gè)輸出線中只有一個(gè)是高電平或是低電平。每個(gè)輸出分別對(duì)應(yīng)輸入變量的一個(gè)最小項(xiàng)。用一系列與非門或者一系列或非門實(shí)現(xiàn)。20采用類NMOS電路或動(dòng)態(tài)電路的形式。器中的地址譯增加一根時(shí)鐘信號(hào)線φ,每個(gè)與非門少4個(gè)PMOS管富PMOS實(shí)現(xiàn)更加有效21碼制變換譯例：4位二進(jìn)制代碼翻譯成

碼二進(jìn)制碼碼0000000000010001001000110011001001000110010101110110010101110100100011001001110110101111101111101100101011011011111010011111100022根據(jù)真值表得到如下邏輯表達(dá)式G0

B3

B2

B1B0

3 2

1

B0

B3

B2

B1B0

B3

B2

B1

B0G2

B3

B2

B1

B0

B3B2

B1B0

B3

B2

B1

B0

B3

B2

B1

B0G1

B3

B2

B1

B0+B3

B2

B1

BG3

B3

B2

B1

B0

B3

B

2

B1

B每個(gè)輸出都是一系列最小項(xiàng)之和用4—16的二進(jìn)制譯 產(chǎn)生全部最小項(xiàng)，再組合輸出ROM實(shí)現(xiàn)：產(chǎn)生全部最小項(xiàng)，即符合完全譯碼的規(guī)律例：4位二進(jìn)制代碼翻譯成碼23ROM實(shí)現(xiàn)組合邏輯24ROM實(shí)現(xiàn)組合邏輯G3

G2

G1

G0ROM結(jié)構(gòu)G3=B3,

G2=B3B2+B3G1=B2B1+B2B1,

G0=B1G0

B3

B2

B1B0

B3

B2

B1B0G2

B3

B2

B1

B0

B3

B2