數(shù)字系統(tǒng)設計：2.4 VHDL主要描述方式

2.4VHDL主要描述方式VHDL主要描述方式（1）行為描述方式（2）數(shù)據(jù)流描述方式（3）結(jié)構(gòu)描述方式（4）混合描述方式（略）行為描述方式特點：常以算法形式描述電路功能，不體現(xiàn)電路結(jié)構(gòu)。用于系統(tǒng)數(shù)學模型的仿真或者系統(tǒng)工作原理的仿真。大量采用算術(shù)運算、關(guān)系運算等。例：全加器libraryieee;useieee.std_logic_1164.all;entityFAisport(x,y,ci:instd_logic;s,co:outstd_logic);endFA;architecturebehavofFAis行為描述方式

beginprocess(x,y,ci)variablen:integer;constantsum_vector:std_logic_vector(0to3):=“0101”;constantcarry_vector:std_logic_vector(0to3):=“0011”;beginn:=0;ifx=’1’thenn:=n+1;endif;ify=‘1’thenn:=n+1;endif;ifci=’1’thenn:=n+1;endif;s<=sum_vector(n);co<=carry_vector(n);endprocess;endbehav;此為查表法數(shù)據(jù)流描述方式

特點：既表示行為，又隱含著結(jié)構(gòu)；體現(xiàn)數(shù)據(jù)的流動路徑和方向

例：全加器entityFAisport(…..);endFA;architecturedataflowofFAissignals:std_logic;begins<=xXORyXORci;co<=(xANDy)OR(xANDci)OR(yANDci);enddataflow;

特點：描述電路元件與它們之間的連接關(guān)系

結(jié)構(gòu)描述方式半加器

LibraryIEEE;Usestd_logic_1164.all;Entityhalf_adderisport(X,Y:inbit;sum,carry:outbit);endhalf_adder;Architecturedataflowofhalf_adderisbegin--并行處理語句

sum<=XxorYafter10ns;carry<=XandYafter10ns;Enddataflow;全加器

LibraryIEEE;Usestd_logic_1164.all;Entityfull_adderis Port(A，B,carry_in:inbit;AB,carry_out:outbit);Endfull_adder;Architecture

structureoffull_adderis

Signaltemp_sum:bit;--定義語句

Signaltemp_carry1:bit;

Signaltemp_carry2:bit;

Componenthalf_adderPort(X,Y:inbit;sum,carry:outbit);Endcomponent;

Componentor_gatePort(in1,in2:inbit;out1:outbit);Endcomponent;全加器Begin--并行語句U0

:half_adder元件例化語句

Portmap(X=>A,Y=>B,sum=>temp_sum,carry=>temp_carry1);名稱映射U1

:half_adderPortmap(X=>temp_sum,Y=>carry_in,sum=>AB,carry=>temp_carry2);U2:or_gatePortmap(in1=>temp_carry1,in2=>temp_carry2,out1=>carry_out);Endstructure;層次化設計結(jié)構(gòu)描述寫出位置映射。元件例化語句Component元件名

Generic說明；

Port說明；

EndComponent；Component語句用于Architecture、Package、Block說明語句中。標號名：元件名portmap(信號，…);位置映射和名稱映射練習題請寫出下列組合邏輯的結(jié)構(gòu)描述方式entityAnd2isport(x,y:inbit;z:outbit);endAnd2;architectureex1ofAnd2isbeginz<=xandy;endex1;先寫與門（底層）entityOr2isport(x,y:inbit;z:outbit);endentityOr2;architectureex1ofOr2isbeginz<=xory;endarchitectureex1;再寫或門（底層）entityNot1isport(x:inbit;z:outbit);endentityNot1;architectureex1ofNot1isbeginz<=notx;endarchitectureex1;再寫非門（底層）entitycomb_functionis port(a,b,c:inbit;z:outbit);endentitycomb_function;

architecturenetlistofcomb_functionis

componentAnd2is port(x,y:inbit;z:outbit); endcomponentAnd2; componentOr2is port(x,y:inbit;z:outbit); endcomponentOr2; componentNot1is port(x:inbit;z:outbit); endcomponentNot1;

signalp,q,r:bit;最后按層次化寫頂層模塊beging1:Not1