混合ic測(cè)試技術(shù)-第三章dac與

混合集成電路測(cè)試技術(shù)第三章DAC與ADC測(cè)試ADC和DAC術(shù)語混疊根據(jù)采樣定理，超過奈奎斯特頻率的輸入信號(hào)頻率為“混疊”頻率。也就是說，這些頻率被“折疊”或復(fù)制到奈奎斯特頻率附近的其它頻譜位置。為防止混疊，必須對(duì)所有有害信號(hào)進(jìn)行足夠的衰減，使得ADC不對(duì)其進(jìn)行數(shù)字化。欠采樣時(shí)，混疊可作為一種有利條件。欠采樣欠采樣技術(shù)中，ADC采樣率低于模擬輸入頻率，該條件下將引起混疊。根據(jù)奈奎斯特定理，自然知道欠采樣將丟失信號(hào)信息。然而，如果對(duì)輸入信號(hào)進(jìn)行正確濾波，以及正確選擇模擬輸入和采樣頻率，則可將包含信號(hào)信息的混疊成分從較高頻率搬移至較低頻率，然后進(jìn)行轉(zhuǎn)換。該方法有效地將ADC用作下變頻器，將較高帶寬信號(hào)搬移到ADC的有效帶寬。要想該技術(shù)取得成功，ADC跟蹤-保持電路的帶寬必須能夠處理預(yù)期的最高頻率信號(hào)。ADC和DAC術(shù)語孔徑延遲ADC中的孔徑延遲(tAD)是從時(shí)鐘信號(hào)的采樣沿(下圖中為時(shí)鐘信號(hào)的上升沿)到發(fā)生采樣時(shí)之間的時(shí)間間隔。當(dāng)ADC的跟蹤-保持切換到保持狀態(tài)時(shí)，進(jìn)行采樣?？讖蕉秳?dòng)孔徑抖動(dòng)(tAJ)是指采樣與采樣之間孔徑延遲的變化，如圖所示。典型的ADC孔徑抖動(dòng)值遠(yuǎn)遠(yuǎn)小于孔徑延遲值。共模抑制(CMRR)共模抑制是指器件抑制兩路輸入的共模信號(hào)的能力。共模信號(hào)可以是交流或直流信號(hào)，或者兩者的組合。共模抑制比(CMRR)是指差分信號(hào)增益與共模信號(hào)增益之比。CMRR通常以分貝(dB)為單位表示。串?dāng)_（Crosstalk）串?dāng)_表示每路模擬輸入與其它模擬輸入的隔離程度。對(duì)于具有多路輸入通道的ADC，串?dāng)_指從一路模擬輸入信號(hào)耦合到另一路模擬輸入的信號(hào)總量，該值通常以分貝(dB)為單位表示；對(duì)于具有多路輸出通道的DAC，串?dāng)_是指一路DAC輸出更新時(shí)在另一路DAC輸出端產(chǎn)生的噪聲總量。微分非線性(DNL)誤差對(duì)于ADC，觸發(fā)任意兩個(gè)連續(xù)輸出編碼的模擬輸入電平之差應(yīng)為1LSB(DNL=0)，實(shí)際電平差相對(duì)于1LSB的偏差被定義為DNL。對(duì)于DAC，DNL誤差為連續(xù)DAC編碼的理想與實(shí)測(cè)輸出響應(yīng)之差。理想DAC響應(yīng)的模擬輸出值應(yīng)嚴(yán)格相差一個(gè)編碼(LSB)(DNL=0)。(DNL指標(biāo)大于或等于1LSB保證單調(diào)性。)積分非線性(INL)誤差對(duì)于數(shù)據(jù)轉(zhuǎn)換器，積分非線性(INL)是實(shí)際傳遞函數(shù)與傳遞函數(shù)直線的偏差。消除失調(diào)誤差和增益誤差后，該直線為最佳擬合直線或傳遞函數(shù)端點(diǎn)之間的直線。INL往往被稱為“相對(duì)精度”。數(shù)字饋通數(shù)字饋通是指DAC數(shù)字控制信號(hào)變化時(shí)，在DAC輸出端產(chǎn)生的噪聲。在下圖中，DAC輸出端的饋通是串行時(shí)鐘信號(hào)噪聲的結(jié)果。動(dòng)態(tài)范圍動(dòng)態(tài)范圍定義為器件本底噪聲至其規(guī)定最大輸出電平之間的范圍，通常以dB表示。ADC的動(dòng)態(tài)范圍為ADC能夠分辨的信號(hào)幅值范圍；如果ADC的動(dòng)態(tài)范圍為60dB，則其可分辨的信號(hào)幅值為x至1000x。對(duì)于通信應(yīng)用，信號(hào)強(qiáng)度變化范圍非常大，動(dòng)態(tài)范圍非常重要。如果信號(hào)太大，則會(huì)造成ADC輸入過量程；如果信號(hào)太小，則會(huì)被淹沒在轉(zhuǎn)換器的量化噪聲中。全功率帶寬(FPBW)ADC工作時(shí)施加的模擬輸入信號(hào)等于或接近轉(zhuǎn)換器的規(guī)定滿幅電壓。然后將輸入頻率提高到某個(gè)頻率，使數(shù)字轉(zhuǎn)換結(jié)果的幅值降低3dB。該輸入頻率即為全功率帶寬。有效位數(shù)(ENOB)ENOB表示一個(gè)ADC在特定輸入頻率和采樣率下的動(dòng)態(tài)性能。理想ADC的誤差僅包含量化噪聲。當(dāng)輸入頻率升高時(shí)，總體噪聲(尤其是失真分量)也增大，因此降低ENOB和SINAD。滿幅、正弦輸入波形的ENOB由下式計(jì)算：滿幅(FS)誤差滿幅誤差為觸發(fā)跳變至滿幅編碼的實(shí)際值與理想模擬滿幅跳變值之差。滿幅誤差等于“失調(diào)誤差+增益誤差”，如下圖所示。FS增益誤差(DAC)數(shù)/模轉(zhuǎn)換器(DAC)的滿幅增益誤差為實(shí)際與理想輸出跨距之差。實(shí)際跨距為輸入設(shè)置為全1時(shí)與輸入設(shè)置為全0時(shí)的輸出之差。所有數(shù)據(jù)轉(zhuǎn)換器的滿幅增益誤差都與選擇用于測(cè)量增益誤差的基準(zhǔn)有關(guān)。增益誤差A(yù)DC或DAC的增益誤差表示實(shí)際傳遞函數(shù)的斜率與理想傳遞函數(shù)的斜率的匹配程度。增益誤差通常表示為L(zhǎng)SB或滿幅范圍的百分比(%FSR)，可通過硬件或軟件校準(zhǔn)進(jìn)行消除。增益誤差等于滿幅誤差減去失調(diào)誤差。增益誤差漂移增益誤差漂移指環(huán)境溫度引起的增益誤差變化，通常表示為ppm/°C。增益一致性增益一致性表示多通道ADC中所有通道增益的匹配程度。為計(jì)算增益的一致性，向所有通道施加相同的輸入信號(hào)，然后記錄最大的增益偏差，通常用dB表示。失調(diào)誤差失調(diào)誤差常稱為“零幅”誤差，指在某個(gè)工作點(diǎn)，實(shí)際傳遞函數(shù)與理想傳遞函數(shù)的差異。對(duì)于理想數(shù)據(jù)轉(zhuǎn)換器，第一次跳變發(fā)生在零點(diǎn)以上0.5LSB處。對(duì)于ADC，向模擬輸入端施加零幅電壓并增加，直到發(fā)生第一次跳變；對(duì)于DAC，失調(diào)誤差為輸入編碼為全0時(shí)的模擬輸出。尖峰脈沖尖峰脈沖指MSB跳變時(shí)在DAC輸出端產(chǎn)生的電壓瞬態(tài)振蕩，通常表示為nV?s，等于電壓-時(shí)間曲線下方的面積。最高有效位(MSB)在二進(jìn)制數(shù)中，MSB為最高加權(quán)位。通常，MSB為最左側(cè)的位。MSB跳變MSB跳變(中間刻度點(diǎn))時(shí)，MSB由低電平變?yōu)楦唠娖剑渌袛?shù)據(jù)位則由高電平變?yōu)榈碗娖?；或者M(jìn)SB由高電平變?yōu)榈碗娖剑渌鼣?shù)據(jù)位由低電平變?yōu)楦唠娖?。例如?1111111變?yōu)?0000000即為MSB跳變。MSB跳變往往產(chǎn)生最嚴(yán)重的開關(guān)噪聲單調(diào)對(duì)于DAC，如果模擬輸出總是隨DAC編碼輸入的增大而增大，則說該DAC是單調(diào)的；對(duì)于ADC，如果數(shù)字輸出編碼總是隨模擬輸入的增大而增大，則說該ADC是單調(diào)的。如果轉(zhuǎn)換器的DNL誤差不大于±1LSB，則能夠保證單調(diào)。諧波周期信號(hào)的諧波為信號(hào)基頻整數(shù)倍的正弦分量。量化誤差對(duì)于ADC，量化誤差定義為實(shí)際模擬輸入與表示該值的數(shù)字編碼之間的差異。分辨率ADC分辨率為用于表示模擬輸入信號(hào)的位數(shù)。為了更準(zhǔn)確地復(fù)現(xiàn)模擬信號(hào)，就必須提高分辨率。使用較高分辨率的ADC也降低量化誤差。對(duì)于DAC，分辨率與此類似：DAC的分辨率越高，增大編碼時(shí)在模擬輸出端產(chǎn)生的步進(jìn)越小。有效值(RMS)交流波形的RMS值為有效直流值或該信號(hào)的等效直流信號(hào)。計(jì)算交流波形的RMS值時(shí)，先對(duì)交流波形進(jìn)行平方以及時(shí)間平均，然后取其平方根。對(duì)于正弦波，RMS值為峰值的0.707倍，也就是峰-峰值的0.354倍。信噪比(SNR)信噪比(SNR)是給定時(shí)間點(diǎn)有用信號(hào)幅度與噪聲幅度之比，該值越大越好。對(duì)于由數(shù)字采樣完美重構(gòu)的波形，理論上的最大SNR為滿幅模擬輸入(RMS值)與RMS量化誤差(剩余誤差)之比。理想情況下，理論上的最小ADC噪聲僅包含量化誤差，并直接由ADC的分辨率(N位)確定：除量化噪聲外，實(shí)際ADC也產(chǎn)生熱噪聲、基準(zhǔn)噪聲、時(shí)鐘抖動(dòng)等比例測(cè)量施加至ADC電壓基準(zhǔn)輸入的電壓不是恒定電壓，而是與施加至變送器(即負(fù)載單元或電橋)的信號(hào)成比例。這種類型的測(cè)量稱為比例測(cè)量，它消除了基準(zhǔn)電壓變化引起的所有誤差。下圖中使用電阻橋的方法就是比例測(cè)量的一個(gè)例子。無雜散動(dòng)態(tài)范圍(SFDR)無雜散動(dòng)態(tài)范圍(SFDR)是基波(信號(hào)成分最大值)RMS幅值與第二大雜散成份(不包含直流失調(diào))的RMS值之比。SFDR以相對(duì)于載波的分貝(dBc)表示。總諧波失真(THD)THD測(cè)量信號(hào)的失真成分，用相對(duì)于基波的分貝(dB)表示。對(duì)于ADC，總諧波失真(THD)是所選輸入信號(hào)諧波的RMS之和與基波之比。測(cè)量時(shí)，只有在奈奎斯特限值之內(nèi)的諧波被包含在內(nèi)。二進(jìn)制補(bǔ)碼編碼二進(jìn)制補(bǔ)碼編碼方法用于正數(shù)和負(fù)數(shù)編碼，簡(jiǎn)化加法和減法計(jì)算。該編碼方法中，-2的8位表示法為11111110，+2的表示法為00000010。帶符號(hào)二進(jìn)制編碼帶符號(hào)二進(jìn)制編碼方法中，MSB表示二進(jìn)制數(shù)的符號(hào)(正或負(fù))。所以，-2的8位表示法為10000010，+2的表示法為00000010。偏移二進(jìn)制編碼偏移二進(jìn)制是一種常用于雙極性信號(hào)的編碼方法。在偏移二進(jìn)制編碼中，負(fù)向最大值(負(fù)向滿幅值)用全0(00...000)表示，正向最大值(正向滿幅值)用全1(11...111)表示。零幅由一個(gè)1(MSB)后邊跟全0(10...000)表示。該方法與標(biāo)準(zhǔn)二進(jìn)制類似，后者常用于單極性信號(hào)(參見二進(jìn)制編碼，單極性)。3.1轉(zhuǎn)換器測(cè)試基礎(chǔ)3.2DAC結(jié)構(gòu)3.3DAC的DC與轉(zhuǎn)換特性測(cè)試3.4DAC動(dòng)態(tài)特性測(cè)試3.5ADC結(jié)構(gòu)3.6ADC代碼邊沿測(cè)試3.7ADC的DC與轉(zhuǎn)換特性測(cè)試3.8ADC的動(dòng)態(tài)特性測(cè)試2022/12/153.1.1DACandADC原理3.1轉(zhuǎn)換器測(cè)試基礎(chǔ)

解碼

3.1.1DACandADC原理3.1轉(zhuǎn)換器測(cè)試基礎(chǔ)

編碼

3.1.2DAC和ADC的比較3.1轉(zhuǎn)換器測(cè)試基礎(chǔ)DAC僅產(chǎn)生單一輸出電壓ADC每一個(gè)輸出碼可以對(duì)應(yīng)一段線，即多個(gè)不同的電壓DAC結(jié)構(gòu):二進(jìn)制加權(quán)結(jié)構(gòu)、電阻分壓結(jié)構(gòu)、脈沖寬度調(diào)制結(jié)構(gòu)、脈沖密度調(diào)制結(jié)構(gòu)（Σ-ΔDAC）等。此外，還有混合結(jié)構(gòu)DAC，如多位Σ-ΔDAC和分段電阻分壓DAC。每種結(jié)構(gòu)的DAC都有各自獨(dú)特的優(yōu)缺點(diǎn)，同時(shí)DAC在系統(tǒng)中的用途也影響它的測(cè)試策略。3.2DAC結(jié)構(gòu)電阻分壓DAC：最簡(jiǎn)單的DAC結(jié)構(gòu)3.2DAC結(jié)構(gòu)

雖然電阻分壓DAC結(jié)構(gòu)簡(jiǎn)單明了，但是在高分辨率的DAC中，并沒什么吸引力，因?yàn)镈AC的分辨率增加一位，需要增加一倍的電阻和模擬開關(guān)。例如12位電阻分壓DAC需要4095個(gè)電阻和4096個(gè)開關(guān)。電阻分壓DAC：3.2DAC結(jié)構(gòu)高分辨率電阻分壓DAC需要硅面積太大電阻分壓DAC固有的單調(diào)性及良好的線性，便于設(shè)計(jì)低分辨率轉(zhuǎn)換器在合理的誤差容限內(nèi)，驅(qū)動(dòng)鏈中的電阻可以被精確制造，因此DNL性能很好優(yōu)點(diǎn)獲得傳統(tǒng)DAC轉(zhuǎn)換曲線所花費(fèi)的測(cè)試時(shí)間長(zhǎng)缺點(diǎn)二進(jìn)制加權(quán)DAC：如果分辨率超過6位或者7位，相對(duì)于電阻分壓DAC，二進(jìn)制加權(quán)DAC對(duì)硅面積的利用率更高。3.2DAC結(jié)構(gòu)3.2DAC結(jié)構(gòu)上圖所示的電壓模式二進(jìn)制加權(quán)電阻DAC是最簡(jiǎn)單的DAC示例。然而，該DAC本身不具單調(diào)性，而且實(shí)際上難以成功制造并實(shí)現(xiàn)高分辨率。此外，電壓模式二進(jìn)制DAC的輸出阻抗會(huì)隨著輸入代碼的不同而改變。

電流模式二進(jìn)制DAC如下圖A(基于電阻)和下圖B(基于電流源)所示。這種N位DAC由比例為

1:2:4:8:....:2N–1的N個(gè)加權(quán)電流源組成，電流源則可以僅由電阻和基準(zhǔn)電壓源構(gòu)成。LSB開關(guān)

1/2N–1電流，MSB開關(guān)1電流，如此等等。原理很簡(jiǎn)單，但要想制造一個(gè)尺寸合理的IC，實(shí)際困難很大。

3.2DAC結(jié)構(gòu)3.2DAC結(jié)構(gòu)3.2DAC結(jié)構(gòu)4-bitR/2R電阻階梯DAC二進(jìn)制加權(quán)DAC：二進(jìn)制加權(quán)DAC是基于二進(jìn)制加權(quán)的電流或電壓的和3.2DAC結(jié)構(gòu)例如，電流開關(guān)DAC中的電流值被設(shè)為二進(jìn)制加權(quán)值，I、2*I、4*I、8*I等，最小的電流等于0，而最大電流等于（2N-1)*I，其中N為DAC輸入編碼位數(shù)。二進(jìn)制加權(quán)DAC優(yōu)點(diǎn)：3.2DAC結(jié)構(gòu)第一，能夠有效利用硅的面積，如對(duì)于9位電流驅(qū)動(dòng)DAC僅僅比8位電流驅(qū)動(dòng)DAC多一個(gè)電流源和開關(guān)。第二，二進(jìn)制加權(quán)結(jié)構(gòu)可以采用主載波測(cè)試方法，與采用全碼測(cè)試相比可以減少DNL和INL的測(cè)試時(shí)間。脈寬調(diào)節(jié)（PWM）DAC：采用可以調(diào)節(jié)占空比的高頻脈沖調(diào)節(jié)輸出電壓，占空比控制1位DAC在VFS+、VFS-電壓值上占用的時(shí)間。3.2DAC結(jié)構(gòu)如果占空比為50%，那么1位DAC濾波輸出結(jié)果將穩(wěn)定在VFS+、VFS-的中點(diǎn)值上。如果占空比位100%，輸出電壓降等于VFS+，而當(dāng)占空比為0%時(shí)輸出電壓將等于VFS-。脈寬調(diào)節(jié)（PWM）DAC3.2DAC結(jié)構(gòu)PWM結(jié)構(gòu)是通過模擬電路生成變化的占空比，因此并不能保證此類電路的單調(diào)性，有賴于模擬電路的運(yùn)行，INL是所有的PWMDAC潛在弱點(diǎn)。本質(zhì)上，PWMDAC與電阻分壓DAC是相似的PWMDAC一般用于低成本低分辨率，并不過分強(qiáng)調(diào)質(zhì)量的地方。Σ–Δ

DAC:采用噪聲整形算法，即將1位DAC的量化噪聲移到高頻部分，實(shí)現(xiàn)主時(shí)鐘頻率的降低。噪聲整形算法減少了重構(gòu)信號(hào)低頻頻譜中的噪聲成分。3.2DAC結(jié)構(gòu)Σ–Δ

DAC:采用純數(shù)字電路控制脈沖寬度的PWMDAC，高分辨率的DAC要求高頻時(shí)鐘驅(qū)動(dòng)計(jì)數(shù)器來控制數(shù)字脈沖（如占空比）。

Σ–Δ結(jié)構(gòu)解決了調(diào)制率問題3.2DAC結(jié)構(gòu)混合DAC:許多DAC并不能歸入以上討論的DAC結(jié)構(gòu)中，相反它們的結(jié)構(gòu)是兩種甚至更多以上基本結(jié)構(gòu)的混合。3.2DAC結(jié)構(gòu)Σ–Δ

DAC就可以采用電阻分壓多位DAC代替一位DAC，這樣可以降低量化噪聲進(jìn)而得到更好性能，當(dāng)然這個(gè)多位DAC還可以采用PWMDAC代替電阻分壓DAC形成另一種混合設(shè)計(jì)。另一類混合DAC就是分段DAC，它將兩個(gè)電阻分壓DAC組合到一個(gè)DAC中。3.3DAC的DC與轉(zhuǎn)換特性測(cè)試3.3.1編碼相關(guān)參數(shù)DAC規(guī)格有時(shí)表現(xiàn)為對(duì)于具體數(shù)字碼的具體電壓。如8位補(bǔ)碼DAC也許要求當(dāng)數(shù)字碼為-128時(shí)電壓值為1.37V±10mV，而當(dāng)數(shù)字碼為+127時(shí)電壓值為2.635V±10mV一般地，編碼相關(guān)參數(shù)包括最大量程（VFS+）電壓、最小量程（VFS-）電壓和中間電壓（VMS）。在雙端DAC中，中間電壓一般為0V；在單端DAC中，中間電壓一般為VDD/2（單一電源時(shí)）。最小量程電壓一般用VFS-來表示，但必須注意，這個(gè)電壓不一定為負(fù)值。3.3DAC的DC與轉(zhuǎn)換特性測(cè)試3.3.2滿量程

指DAC可以測(cè)量的最大量程VFS+與最小量程VFS-之差。測(cè)出最大量程和最小量程，二者相減即可獲得滿量程值：3.3DAC的DC與轉(zhuǎn)換特性測(cè)試3.3.3DC增益、增益誤差、偏移和偏移誤差DAC增益和偏移更準(zhǔn)確的定義方法是：首先計(jì)算所有輸出點(diǎn)的最佳擬合直線，然后計(jì)算最佳擬合直線的增益和偏移。3.3DAC的DC與轉(zhuǎn)換特性測(cè)試DC增益最佳擬合直線是指理想輸出采樣電壓與實(shí)際輸出采樣電壓間的方差最小的直線。對(duì)一個(gè)采樣集s(i)

,i={0,1,…N-1}，N為采樣數(shù)目，利用斜率（DAC增益）和零點(diǎn)偏移（offset）我們可以得到最佳擬合直線，它是一標(biāo)準(zhǔn)的線性方程：3.3DAC的DC與轉(zhuǎn)換特性測(cè)試DC增益可采用MATLAB程序來計(jì)算：%向量S記錄DAC輸出電壓%%初始化k1=0;k2=0;k3=0;k4=0;N=length(S);%進(jìn)行最適應(yīng)分析fori=O:N-1, k1=k1+i; k2=k2+S(i+1); k3=k3+i*i; k4=k4+i*S(i+1);endGain=(N*k4-k1*k2)/(N*k3-k1*k1);Offset=k2/N-Gain*(k1/N);fori=O:N-1, Best_fit_line(i+1)=Gain*i+Offset;end3.3DAC的DC與轉(zhuǎn)換特性測(cè)試增益誤差最佳擬合直線計(jì)算出來的零點(diǎn)偏移并不依賴于單一碼值，不像中間電壓法，最佳擬合直線法零點(diǎn)偏移代表著全部采樣點(diǎn)的偏移。零點(diǎn)偏移:為最佳擬合直線在y軸上截距對(duì)應(yīng)的電壓值對(duì)于無符號(hào)二進(jìn)制DAC，零點(diǎn)偏移對(duì)應(yīng)著MATLAB程序中的Best_fit_line(1)。但對(duì)于補(bǔ)碼DAC，Best_fit_line(1)對(duì)應(yīng)著DAC的VFS-，并不是對(duì)應(yīng)于DAC編碼0。3.3DAC的DC與轉(zhuǎn)換特性測(cè)試?yán)?：4位補(bǔ)碼DAC編碼-8到+7,對(duì)應(yīng)電壓如下：轉(zhuǎn)換曲線如圖所示，理想DAC編碼0對(duì)應(yīng)的輸出為0V，理想增益為100mV/bit，計(jì)算DAC增益、增益誤差、零點(diǎn)偏移、零點(diǎn)偏移誤差。3.3DAC的DC與轉(zhuǎn)換特性測(cè)試解：采用MATLAB程序計(jì)算增益和零點(diǎn)偏移，得到直線增益為109.34mV/bit，零點(diǎn)偏移為-797.64mV。4位補(bǔ)碼DAC，零點(diǎn)偏移等于直線的偏移，并不等于編碼-8對(duì)應(yīng)的輸出值。DAC的零點(diǎn)偏移可以通過最佳擬合直線在編碼0時(shí)對(duì)應(yīng)的輸出得到，此時(shí)，MATLAB程序中i=83.3DAC的DC與轉(zhuǎn)換特性測(cè)試最低有效位（LSB）定義為DAC轉(zhuǎn)換曲線的平均步長(zhǎng)，等于DAC的增益，單位為V/bit?？梢酝ㄟ^將滿量程除以轉(zhuǎn)換編碼間隔數(shù)得到LSB的近似值，更為精確的方法是測(cè)量最佳擬合直線的增益。DCPSS:DAC直流電壓源靈敏度（PSS）通過將一個(gè)輸入碼固定，測(cè)量電源電壓輸入到輸出的增益得到DAC正滿量程和負(fù)滿量程處有最壞的PSS，因?yàn)檫@時(shí)DAC的輸出直接依賴于電源電壓。當(dāng)定義DAC的特征參數(shù)時(shí)，應(yīng)當(dāng)采用最壞情況下的PSS。3.3DAC的DC與轉(zhuǎn)換特性測(cè)試絕對(duì)誤差:理想的DAC的轉(zhuǎn)換特性曲線應(yīng)該是相鄰輸出電壓之間的間隔等于最低有效位的大小絕對(duì)LSB:DAC實(shí)際輸出曲線減去DAC理想的輸出曲線就得到絕對(duì)誤差，將絕對(duì)誤差除以理想的LSB電壓值（VLSB）第i個(gè)輸入碼對(duì)應(yīng)的理想和實(shí)際輸出電壓分別為SIDEAL(i)和S(i)，這時(shí)得到轉(zhuǎn)換曲線的規(guī)格化絕對(duì)誤差ΔS(i):3.3DAC的DC與轉(zhuǎn)換特性測(cè)試?yán)?：假設(shè)理想的增益為100mV/LSB，理想的編碼0對(duì)應(yīng)的偏移為0V，計(jì)算例1中4位DAC的絕對(duì)增益誤差曲線，用LSB表示。解：理想DAC的值依次為。用實(shí)際值減去理想值，可以得到以下絕對(duì)電壓誤差：3.3DAC的DC與轉(zhuǎn)換特性測(cè)試最大絕對(duì)誤差電壓為+170mV，最小絕對(duì)誤差電壓為-25mV。將每個(gè)值除以理想的LSB（100mV），得到規(guī)格化曲線。圖中最大和最小的絕對(duì)誤差分別為+1.7LSB和-0.25LSB。對(duì)于高精度DAC絕對(duì)誤差電壓測(cè)試經(jīng)常被增益、零點(diǎn)偏移、線性測(cè)試代替。3.3DAC的DC與轉(zhuǎn)換特性測(cè)試單調(diào)性:一個(gè)單調(diào)DAC，其每個(gè)輸入編碼對(duì)應(yīng)的輸出電壓比前一個(gè)編碼對(duì)應(yīng)的輸出電壓大。單調(diào)性測(cè)試要求我們求離散轉(zhuǎn)換曲線的導(dǎo)數(shù)對(duì)于一個(gè)隨著編碼上升輸出增大的DAC導(dǎo)數(shù)均是正數(shù)，或?qū)τ谝粋€(gè)隨著編碼上升輸出減小的DAC導(dǎo)數(shù)均是負(fù)數(shù)，那么這個(gè)DAC就是單調(diào)的。例3檢驗(yàn)前面例2的單調(diào)性。DAC一階導(dǎo)數(shù)計(jì)算結(jié)果如下：3.3DAC的DC與轉(zhuǎn)換特性測(cè)試微分非線性（DNL）:在理想的DAC中，每個(gè)步幅應(yīng)該精確地等于理想的LSB的值。微分非線性（DNL）描述的就是DAC編碼間間隔大小一致性的參數(shù)。DNL曲線代表了編碼間步幅的誤差，用誤差與LSB的比值表示。將DAC轉(zhuǎn)換曲線的離散一階導(dǎo)數(shù)減去LSB的值，再除以LSB值就得到規(guī)格化結(jié)果：3種方法定義LSB：其一，LSB等于滿量程除以編碼轉(zhuǎn)換數(shù)（即編碼數(shù)減一）；其二，LSB等于最佳擬合直線的斜率；其三，LSB等于理想DAC的步幅大小。3.3DAC的DC與轉(zhuǎn)換特性測(cè)試微分非線性（DNL）:DNL共有4種基本的計(jì)算類型：最佳擬合法、終端法（endpoint）、絕對(duì)值法（absolute）和最佳直線法（best-straight-line）終端DNL中LSB是通過將滿量程除以轉(zhuǎn)換編碼數(shù)，這種方法依賴于實(shí)際滿量程VFS+和VFS-，并且依賴于這兩個(gè)值的誤差，不如最佳擬合法理想。絕對(duì)DNL計(jì)算來自理想的滿量程計(jì)算的LSB，這種方法很少使用，假設(shè)DAC的增益是理想的。最佳直線法和最佳擬合法相似，區(qū)別在于最佳直線法基于能夠得到最佳積分非線性的直線，而不是最小方差直線。4中計(jì)算方法優(yōu)劣：最佳直線法>最佳擬合法>終端法>絕對(duì)值法。3.3DAC的DC與轉(zhuǎn)換特性測(cè)試?yán)?：計(jì)算前面例子中DAC的各個(gè)DNL值，采用最佳擬合方法計(jì)算LSB值，DAC的DNL滿足±1/2LSB的要求嗎？采用終端法計(jì)算LSB的值，兩種方法計(jì)算結(jié)果是否接近。解：一階導(dǎo)數(shù)為：在例1中采用最佳擬合直線計(jì)算方法得到平均LSB的值為109.35mV，將一階導(dǎo)數(shù)的值除以LSB值就得到導(dǎo)數(shù)規(guī)格化結(jié)果，用LSB表示：3.3DAC的DC與轉(zhuǎn)換特性測(cè)試減去1LSB就得到DNL值最大DNL為+0.783LSB，最小DNL值為-0.497LSB，這個(gè)DAC沒有通過DNL在±1/2LSB的要求。3.3DAC的DC與轉(zhuǎn)換特性測(cè)試?yán)媒K端法計(jì)算LSB如下利用終端法計(jì)算DNL，通過除以LSB值得到如下值3.3DAC的DC與轉(zhuǎn)換特性測(cè)試采用終端法我們得到的結(jié)果稍有不同。利用最佳擬合法得到最大和最小DNL依次為+0.783LSB和-0.497LSB，而利用終端法得到的分別為+0.822LSB和-0.486。這與標(biāo)準(zhǔn)參照的最佳擬合法有很大不同。因此除非測(cè)試數(shù)據(jù)單表明確要求采用終端法，否則一般應(yīng)該采用最佳擬合法，因?yàn)檫@種方法對(duì)輸出電壓的個(gè)別差異異常依賴性很小。3.3DAC的DC與轉(zhuǎn)換特性測(cè)試積分非線性（INL）:積分非線性（INL）曲線反映了實(shí)際DAC曲線與以下3種曲線之一的對(duì)比：最佳擬合直線、終端直線和理想DAC直線。實(shí)際的DAC轉(zhuǎn)換曲線減去參照的DAC轉(zhuǎn)換曲線再除以平均LSB值就得到INL值：如果參考直線采用理想DAC直線，INL計(jì)算實(shí)際上等價(jià)于求絕對(duì)誤差。3.3DAC的DC與轉(zhuǎn)換特性測(cè)試?yán)?：計(jì)算前面例子中的INL。（1）采用終端法計(jì)算；（2）采用最佳擬合法計(jì)算，并判斷這兩種方法計(jì)算結(jié)果是否滿足±1/2LSB的要求，兩種方法計(jì)算結(jié)果差別是否很大？解：（1）采用終端法：利用終端法計(jì)算，從DAC輸出曲線上減去VFS+和VFS-電壓之間的直線，可計(jì)算前面例子中的INL曲線。DAC曲線上每個(gè)點(diǎn)之間的差值除以LSB，如終端DNL例子一樣，平均LSB為107mV，計(jì)算INL值如下：3.3DAC的DC與轉(zhuǎn)換特性測(cè)試采用終端法計(jì)算INL曲線終端INL曲線，最大INL值是+0.748LSB,最小值是-0.748LSB，不滿足±1/2LSB的要求。（2）采樣最佳擬合法：實(shí)際的DAC輸出曲線減去最佳擬合直線得到DAC的INL，將這個(gè)差值除以利用最佳擬合法求出的平均LSB，得到用LSB表示的INL。采用最佳擬合直線法得到的平均LSB為109.35mV，計(jì)算INL值如下：3.3DAC的DC與轉(zhuǎn)換特性測(cè)試最大和最小值分別為+0.678LSB和-0.678LSB.3.3DAC的DC與轉(zhuǎn)換特性測(cè)試

當(dāng)i=0時(shí)，INL代表著VFS-相應(yīng)的，DNL也可以通過INL的一階導(dǎo)數(shù)求得：在DAC測(cè)量中，利用一階導(dǎo)數(shù)求DNL是非常有效的，但是對(duì)于ADC而言，DNL比INL更容易求出，因此對(duì)于ADC一般先求出DNL，再對(duì)DNL積分計(jì)算INL。3.3DAC的DC與轉(zhuǎn)換特性測(cè)試部分轉(zhuǎn)換曲線:消費(fèi)者或者系統(tǒng)工程師只要求部分DAC和ADC轉(zhuǎn)換曲線滿足特定要求例如：某個(gè)DAC也許要求將VFS-設(shè)計(jì)為0，然而模擬電路的限幅作用，當(dāng)DAC輸出信號(hào)接近地時(shí)，DAC輸出電壓也許會(huì)限制到100mV。如果DAC設(shè)計(jì)的是用來執(zhí)行從不需要電壓低于100mV的功能時(shí)，消費(fèi)者也許不會(huì)關(guān)注電壓限制。此時(shí)，低于100mV的編碼將被排除零點(diǎn)偏移、增益、INL和DNL的要求之外，測(cè)試工程師必將不會(huì)考慮這些點(diǎn)。3.4DAC動(dòng)態(tài)特性測(cè)試轉(zhuǎn)換時(shí)間（建立時(shí)間）:在施加DAC輸入代碼時(shí)候，在允許誤差范圍內(nèi)，DAC輸出穩(wěn)定到它的最終靜態(tài)電平時(shí)所需的時(shí)間。建立時(shí)間=1us誤差容限：滿量程的±1%建立時(shí)間=1us誤差容限：最終值的±1%建立時(shí)間=1us誤差容限：±1mV3.4DAC動(dòng)態(tài)特性測(cè)試過沖和欠沖:過沖和欠沖定義為電壓變化的百分比或一個(gè)絕對(duì)電壓可以通過對(duì)建立時(shí)間測(cè)試時(shí)收集到的采樣計(jì)算得到3.4DAC動(dòng)態(tài)特性測(cè)試上升時(shí)間和下降時(shí)間:上升下降時(shí)間典型地定義兩個(gè)標(biāo)志點(diǎn)間的時(shí)間，即起始值與最終值10%和90%點(diǎn)3.4DAC動(dòng)態(tài)特性測(cè)試DAC—DAC斜率:如在調(diào)色板RAM中，DAC是用來在顯示器上顯示色彩的。RAMDAC采用隨機(jī)訪問存儲(chǔ)器查找表來將某個(gè)單一的色彩轉(zhuǎn)換為3個(gè)DAC的一組輸出，相應(yīng)于每個(gè)像素的紅綠藍(lán)亮度。這些DAC必須同步變換以保證像素色彩轉(zhuǎn)換的整齊性。這三個(gè)DAC輸出時(shí)間的不匹配度就叫做DAC-DAC斜率。3.4DAC動(dòng)態(tài)特性測(cè)試毛刺能量:是高頻DAC的又一個(gè)參數(shù)，定義為當(dāng)DAC最大載體（如8位DAC中從01111111到10000000轉(zhuǎn)換）并且返回的電壓-時(shí)間輸出曲線中毛刺下面積的和3.4DAC動(dòng)態(tài)特性測(cè)試時(shí)鐘和數(shù)據(jù)饋通:是另一個(gè)需要測(cè)量的動(dòng)態(tài)參數(shù)，混合電路中各種不同的時(shí)鐘和數(shù)據(jù)線也許會(huì)和DAC輸出結(jié)合在一起，時(shí)鐘和數(shù)據(jù)饋通測(cè)量的就是時(shí)鐘和數(shù)據(jù)線對(duì)DAC輸出的影響。因?yàn)橛泻芏喾椒ǘx這些參數(shù)，所以列出具體的測(cè)試方法很難。時(shí)鐘和數(shù)據(jù)饋通能夠采用本節(jié)其他測(cè)試相似的方法測(cè)量，首先采用高帶寬的量化器量化DAC輸出，接著分析各種不同類型的數(shù)字信號(hào)的影響并判斷是否滿足定義的測(cè)試限制。在產(chǎn)品說明中提供了確切的測(cè)試環(huán)境和時(shí)鐘數(shù)據(jù)饋通的精度。時(shí)鐘數(shù)據(jù)測(cè)試要求時(shí)域測(cè)試或頻域測(cè)試，或者兩者皆需。3.4DAC動(dòng)態(tài)特性測(cè)試時(shí)鐘和數(shù)據(jù)饋通時(shí)鐘對(duì)輸出的影響3.5ADC結(jié)構(gòu)逐次逼近結(jié)構(gòu)ADC：DAC的輸出用一個(gè)二進(jìn)制算法進(jìn)行調(diào)整，直到其充分等于ADC的輸入電壓采用一個(gè)模擬比較器比較輸入電壓和DAC電壓，逐次逼近寄存器（SAR）邏輯控制二元搜索處理，根據(jù)比較結(jié)果上下移動(dòng)DAC的值，一旦搜索處理完成，SAR寄存器的值（DAC輸入代碼）就是ADC的輸出結(jié)果。3.5ADC結(jié)構(gòu)逐次逼近結(jié)構(gòu)ADC：可以采用任何類型的DAC設(shè)計(jì)，包括二進(jìn)制加權(quán)、電阻分壓、脈寬調(diào)制和混合結(jié)構(gòu)等具有所有DAC的非理想的性能問題，如搜索DAC的INL和DNL不理想采樣/保持放大器和模擬比較器可能有較差的線性、滯后誤差、差的電源抑制比等采樣/保持放大器從一個(gè)電平到下一個(gè)電平斜率不能足夠快逐次逼近處理過程中可能存在壓降等3.5ADC結(jié)構(gòu)積分ADC（雙斜坡和單斜坡）：雙斜坡ADC非常簡(jiǎn)單，但是比逐次逼近ADC慢積分的斜坡與模擬輸入電壓成正比。輸入電壓越大，在固定時(shí)間周期內(nèi)積分電壓越高，然后積分器再按固定的斜率下降，直到再次達(dá)到閾值電壓為止。放電所需時(shí)間與積分器的峰值電壓成正比，依次也與ADC的輸入電壓成正比，利用數(shù)字計(jì)數(shù)器測(cè)量時(shí)間周期Tcount，其輸出表示ADC的轉(zhuǎn)換結(jié)果。N位雙斜坡ADC3.5ADC結(jié)構(gòu)積分ADC（雙斜坡和單斜坡）：?jiǎn)涡逼翧DC工作模式類似，但是它僅計(jì)算積分器輸出從一個(gè)初始值開始斜坡上升到閾值電壓所花費(fèi)的時(shí)間，積分器的斜坡僅按照一個(gè)方向。單斜坡ADC自然比雙斜坡ADC簡(jiǎn)單，但典型地受到差的偏移誤差的影響.雙斜坡ADC的積分器也具有較強(qiáng)的線性誤差免疫能力，因?yàn)樯仙逼碌木€性誤差可以消除下降斜坡的線性誤差。ADC的5點(diǎn)INL測(cè)試3.5ADC結(jié)構(gòu)flashADC：有些類似電阻分壓DAC,flash

ADC是讓輸入信號(hào)同時(shí)和所有轉(zhuǎn)換級(jí)電壓比較，這樣N位ADC就需要(2N-1)個(gè)比較器flashADC的速度快于逐次逼近ADC每級(jí)轉(zhuǎn)化都需要一個(gè)比較器，從而增加硅片的面積，flashADC成本大flashADC常用在非常高速的應(yīng)用中3.5ADC結(jié)構(gòu)semiflashADC：類似分段DAC。semiflashADC是由兩個(gè)或更多flashADC構(gòu)成，組成一個(gè)更高分辨率的ADC。semiflashADC提供一個(gè)介于高速轉(zhuǎn)化率低硅片面積的逐次逼近ADC3.5ADC結(jié)構(gòu)Σ–ΔADC：用一個(gè)ADC（典型的模擬比較器）與一個(gè)噪聲整形電路相結(jié)合產(chǎn)生一個(gè)過采樣脈沖密度調(diào)制數(shù)據(jù)流，然后將這個(gè)數(shù)據(jù)流通過數(shù)字化過濾和抽樣產(chǎn)生一個(gè)高分辨率的ADC采樣3.5ADC結(jié)構(gòu)

3.5ADC結(jié)構(gòu)噪聲整形其中包括差分放大器、積分器和比較器，以及包含1位DAC的反饋環(huán)路。(該DAC為簡(jiǎn)單開關(guān)，將差分放大器的負(fù)輸入連接至正或負(fù)基準(zhǔn)電壓)。反饋DAC的目的是將積分器的平均輸出維持在接近比較器的基準(zhǔn)電平。調(diào)制器輸出端“1”的密度與輸入信號(hào)成比例。輸入增大時(shí)，比較器產(chǎn)生大量“1”；輸入減小時(shí)則相反。通過對(duì)誤差電壓求和，積分器對(duì)于輸入信號(hào)為低通濾波器，對(duì)于量化噪聲為高通濾波器。所以，大多數(shù)量化噪聲被搬移至較高頻率3.5ADC結(jié)構(gòu)噪聲整形我們?cè)谠肼曊桅?Δ調(diào)制器上增加一個(gè)數(shù)字濾波器，則能夠?yàn)V除比簡(jiǎn)單過采樣更多的噪聲。采樣率每增加一倍，這種調(diào)制器(1階)提供9dB的SNR改善。對(duì)于更高階的量化，我們可在Σ-Δ調(diào)制器中包含多級(jí)積分和求和。例如，圖所示的2階Σ-Δ調(diào)制器，采樣率每增加一倍，提供15dB的SNR改善。3.5ADC結(jié)構(gòu)噪聲整形所示為Σ-Δ調(diào)制器階數(shù)與達(dá)到特定SNR所需的過采樣之間的關(guān)系。3.5ADC結(jié)構(gòu)數(shù)字和抽樣濾波器Σ-Δ調(diào)制器的輸出為1位數(shù)據(jù)流，采樣率可達(dá)到兆赫茲范圍。數(shù)字和抽樣濾波器(圖9)的目的是從該數(shù)據(jù)流中析取信息，將數(shù)據(jù)率降低為更有用的值。在Σ-ΔADC中，數(shù)字濾波器對(duì)1位數(shù)據(jù)流進(jìn)行平均，提高ADC分辨率，并濾除帶外量化噪聲。它決定了信號(hào)帶寬、建立時(shí)間和阻帶抑制。3.5ADC結(jié)構(gòu)數(shù)字和抽樣濾波器由于數(shù)字輸出濾波器降低了帶寬，即使輸出數(shù)據(jù)率低于原始采樣率，也滿足奈奎斯特準(zhǔn)則。為實(shí)現(xiàn)這一目的，可保留特定的輸入采樣，而丟棄其余采樣。該過程被稱為以因子M(抽樣比)進(jìn)行抽樣。如果輸出數(shù)據(jù)率高于信號(hào)帶寬的兩倍，M可為任意整數(shù)值。如果輸入采樣頻率為fs，則可將濾波器輸出數(shù)據(jù)率降低至fs/M，不會(huì)損失信息。ADC的統(tǒng)計(jì)行為ADC模型化為一個(gè)理想的ADC和一個(gè)無DC偏移噪聲源的組合。噪聲源可以表示為外部輸入信號(hào)的噪聲與ADC電路本身產(chǎn)生的噪聲的和。無噪聲ADC的輸入輸出關(guān)系有噪聲的ADC的輸入輸出關(guān)系outputcode=Quantize(inputvoltage+noisevoltage)3.5ADC結(jié)構(gòu)ADC的統(tǒng)計(jì)行為假設(shè)噪聲部分的概率密度函數(shù)具有零均值和標(biāo)準(zhǔn)偏差σ（即RMS噪聲電壓）滿足高斯分布的隨機(jī)變量當(dāng)噪聲和DC輸入結(jié)合時(shí)，總的信號(hào)概率密度如下3.5ADC結(jié)構(gòu)

輸入DC電平等于決策電平時(shí)概率密度曲線ADC的統(tǒng)計(jì)行為輸入DC電平小于決策電平時(shí)概率密度曲線3.5ADC結(jié)構(gòu)3.5ADC結(jié)構(gòu)

3.5ADC結(jié)構(gòu)Solution:inputnoisewouldhavetoexceed2.461V?2.453V=8mVtocausetheADCtotriptocode135.Thisvalueisequalto+0.8,sinceσ=10mV.FromAppendixA,theGaussiancdfof+0.8isequalto0.7881.thenoisewillnotbesufficienttotriptheADCtocode135：78.81%probability.Thuswecanexpect:78.81%oftheconversionstoproducecode134and21.19%oftheconversionstoproducecode135.200samplesfromtheADC,producecode134:158(78.81%ofthe200)producecode135:42(21.19%ofthe200)Todeterminethetransitionvoltage:adjusttheinputvoltageupordownuntil50%ofthesamplesareequalto134and50%areequalto135.Todeterminethevalueofσ:adjusttheinputvoltageuntilweget84.13%oftheconversionstoproducecode134.Thedifferencebetweenthisvoltageandthetransitionvoltageisequalto1.0,whichisequaltotheeffectiveRMSinputnoiseoftheADC.3.5ADC結(jié)構(gòu)ADC的統(tǒng)計(jì)行為ADC可能輸出代碼轉(zhuǎn)換曲線上例中10mV的噪聲電平就使得2.453V直流輸入電壓只有79%的概率得到碼134，而21%的概率得到135。得到平均輸出代碼：

134*0.79+135*0.21=134.21當(dāng)然ADC不可能產(chǎn)生碼134.21，只是代表了進(jìn)行多次采樣所預(yù)測(cè)的平均值。畫出ADC輸入對(duì)應(yīng)的平均輸出代碼曲線--ADC實(shí)際轉(zhuǎn)換曲線3.5ADC結(jié)構(gòu)Thecenterofthetransitionfromonecodetothenext(i.e.,thedecisionlevel)isoftencalledacodeedge3.6ADC代碼邊沿測(cè)試INL、DNL等參數(shù)測(cè)試要求ADC多對(duì)一的轉(zhuǎn)換曲線變成一對(duì)一的曲線：邊沿代碼測(cè)試和中心代碼測(cè)試?yán)纾捍a57和代碼58決策電平的輸入電壓是100mV,而代碼58和59的輸入電壓為114mV，則代碼58的中心電壓為這兩個(gè)的平均值（114+110）/2mV=107mV.代碼中心非常接近一條直線，而代碼邊沿則表現(xiàn)出很小的線性。3.6ADC代碼邊沿測(cè)試邊沿代碼測(cè)試和中心代碼測(cè)試:使ADC多對(duì)一的轉(zhuǎn)換曲線變成一對(duì)一的曲線測(cè)量代碼邊沿方法步長(zhǎng)搜索或二元搜索硬件伺服直方圖法3.6ADC代碼邊沿測(cè)試步長(zhǎng)搜索或二元搜索:找出代碼邊沿的該方法是調(diào)整（增大或減?。〢DC的輸入電壓直到輸出電壓在代碼1和代碼2之間均勻分布，為了得到可重復(fù)的結(jié)果，我們需要對(duì)ADC采樣多次（50～100）以達(dá)到統(tǒng)計(jì)效果。輸入電壓的調(diào)整可以采用簡(jiǎn)單的步長(zhǎng)搜索，但是二元搜索的方法可以更快地找到ADC代碼邊沿。采用二元搜索的方法解決多位ADC的電路時(shí)，需要完成5個(gè)迭代，每個(gè)迭代進(jìn)行100個(gè)采樣，因此要進(jìn)行500次采樣完成一個(gè)代碼邊沿。一個(gè)N位ADC有(2N-1)個(gè)邊沿，因此，對(duì)于大多數(shù)ADC測(cè)試時(shí)間將太長(zhǎng)了。例如，1個(gè)10位ADC運(yùn)行在100kHz的采樣頻率下，數(shù)據(jù)收集時(shí)間500*1023*10us=5.115s，顯然是不能接受的3.6ADC代碼邊沿測(cè)試伺服方法:ADC的輸出代碼和一個(gè)搜索值寄存器的可編程值比較，如果ADC輸出大于或等于預(yù)期值，積分器就向下調(diào)整，如果小于預(yù)期值，積分器就向上調(diào)整。3.6ADC代碼邊沿測(cè)試線性斜坡直方圖方法:實(shí)現(xiàn)直方圖測(cè)試最簡(jiǎn)單的方法是應(yīng)用一個(gè)上升或下降的線性斜坡電壓作為ADC的輸入，并且采用固定采樣率對(duì)ADC進(jìn)行采樣。在輸入沿斜坡緩慢地從ADC的轉(zhuǎn)換范圍的一端到另一端進(jìn)行采樣，這個(gè)斜坡設(shè)置得足夠緩慢，以至于每個(gè)ADC的代碼要被采樣幾次，每個(gè)代碼采樣個(gè)數(shù)的比例直接決定于這個(gè)代碼的寬度，即寬的代碼采樣數(shù)目多余窄的代碼。3.6ADC代碼邊沿測(cè)試線性斜坡直方圖方法:H(i)表示N位ADC在i=1,2,…2N-1的第i次代碼發(fā)生的數(shù)量，接著定義每個(gè)代碼字的平均數(shù)量，排除兩端代碼發(fā)生的數(shù)量：H(i)除以Haverage得到LSB的每個(gè)代碼字寬度：3.6ADC代碼邊沿測(cè)試線性斜坡直方圖方法:轉(zhuǎn)換ADC代碼直方圖,代碼寬度的LSB標(biāo)準(zhǔn)化為了轉(zhuǎn)化代碼寬度為電壓?jiǎn)挝?，需要測(cè)量ADC平均的LSB大小和電壓。可以采用二元搜索或伺服方法求出代碼邊沿電壓的上限VUE和下限VLE。代碼寬度可以轉(zhuǎn)換為電壓，根據(jù)代碼寬度的電壓乘以每個(gè)代碼寬度，電壓為3.6ADC代碼邊沿測(cè)試線性斜坡直方圖方法:例：Abinarysearchmethodisusedtofindthetransitionbetweencode0andcode1oftheADCinFigure7.9.Thecodeedgeisfoundtobe53mV.Asecondbinarysearchdeterminesthecodeedgebetweencodes6and7tobe2.77V.WhatistheaverageLSBstepsizeforthis3-bitADC?BasedonthedatacontainedinthehistogramofFigure7.10,whatisthewidthofeachofthe8codes（involts）?3.6ADC代碼邊沿測(cè)試線性斜坡直方圖方法:3.6ADC代碼邊沿測(cè)試線性斜坡直方圖方法:Solution:TheaverageLSBsizeisequaltoTherefore,thecodewidthforeachcodeis:Code0:Undefined(infinitewidth)Code1:0.706LSBs×452.8mV=319.68mVCode2:1.412LSBs×452.8mV=639.35mVCode3:0.882LSBs×452.8mV=399.37mVCode4:1.412LSBs×452.8mV=639.35mVCode5:0.882LSBs×452.8mV=399.37mVCode6:0.706LSBs×452.8mV=319.68mVCode7:Undefined(infinitewidth)3.6ADC代碼邊沿測(cè)試線性斜坡直方圖方法:

隨機(jī)噪聲引起的不確定性為了提高直方圖測(cè)試的準(zhǔn)確性，必須提高每個(gè)代碼的平均采樣數(shù)。我們讓輸入的斜坡相當(dāng)緩慢，讓每個(gè)代碼采樣達(dá)到上百萬次來代替5~6次，這樣的結(jié)果將更加穩(wěn)定可靠，因?yàn)檩斎腚妷旱淖兓兊煤芙咏?，ADC分界電壓的隨機(jī)性被大量的采樣所平均。然而在產(chǎn)品測(cè)試中，僅可承受從每個(gè)代碼獲得非常小的采樣，如16次或32次。否則，測(cè)試時(shí)間變得很長(zhǎng)。3.7ADC的DC與轉(zhuǎn)換特性測(cè)試DC增益和偏移:當(dāng)我們產(chǎn)生一個(gè)ADC的代碼邊沿測(cè)試曲線，就可以像DAC一樣測(cè)試ADC。因?yàn)榇a邊沿轉(zhuǎn)換曲線是一個(gè)一對(duì)一的映射函數(shù)，計(jì)算最佳擬合直線的斜率和偏移。VLE電壓對(duì)應(yīng)在VFS-向上1/2LSB處，存在1/2LSB偏移的理想曲線3.7ADC的DC與轉(zhuǎn)換特性測(cè)試INL和DNL:除了ADC代碼邊沿轉(zhuǎn)換曲線比等價(jià)的DAC曲線少一個(gè)值外，我們可以采用計(jì)算DAC的INL和DNL相同的方法精確計(jì)算ADC的INL和DNL。如果采用直方圖方法，可以方便地測(cè)量INL和DNL。當(dāng)知道代碼寬度，端點(diǎn)DNL和LSB的關(guān)系為每個(gè)代碼寬度減去一個(gè)LSB：DAC的INL和DNL的最佳擬合法，同樣是計(jì)算ADC的INL和DNL最好的方法。最佳擬合法強(qiáng)于端點(diǎn)測(cè)試，因?yàn)樽罴褦M合法不依靠獨(dú)立的代碼邊沿位置。3.7ADC的DC與轉(zhuǎn)換特性測(cè)試?yán)篈linearhistogramtestwasperformedonanunsigned4-bitADCresultinginthefollowingdistributionofcodehitsbeginningwithcode0:4,5,5,7,8,4,2,4,4,3,6,3,4,6,5,9Determinethebest-fitDNLandINLcharacteristicsofthisADC.Solution:

theaveragecode：4.714CodeWidths:[0,undefined],[1,1.061],[2,1.061],[3,1.485],[4,1.697],[5,0.8485],[6,0.4243],[7,0.8485],[8,0.8485],[9,0.6364],[10,1.273],[11,0.6364],[12,0.8485],[13,1.273],[14,1.061],[15,undefined]EndpointDNL:[1,0.061],[2,0.061],[3,0.485],[4,0.697],[5,?0.1515],[6,?0.5757],[7,?0.1515],[8,?0.1515],[9,?0.3636],[10,0.273],[11,?0.3636],[12,?0.1515],[13,0.273],[14,0.061]EndpointINL:[1,0],[2,0.061],[3,0.122],[4,0.607],[5,1.304],[6,1.152],[7,0.5763],[8,0.4248],[9,0.2733],[10,?0.0903],[11,0.1827],[12,?0.1809],[13,?0.3324],[14,?0.0594],[15,0]測(cè)試靜態(tài)INL和DNL的一般裝置INL和DNL可以利用準(zhǔn)直流的斜坡電壓或低頻正弦波作為輸入來進(jìn)行測(cè)量。一個(gè)簡(jiǎn)單的直流(斜坡)測(cè)試可能需要一個(gè)邏輯分析儀，一個(gè)高精度DAC(可選)，一個(gè)可以掃描待測(cè)器件(DUT)輸入范圍的高精密直流源，和一個(gè)可連接PC或X-Y繪圖儀的控制接口。如果設(shè)備中包含有高精度DAC(精度比待測(cè)器件高得多)，邏輯分析儀能直接處理ADC的輸出數(shù)據(jù)來監(jiān)測(cè)失調(diào)和增益誤差。精密信號(hào)源產(chǎn)生一個(gè)測(cè)試電壓供給待測(cè)器件，并使測(cè)試電壓從零刻度到滿刻度緩慢掃過ADC的輸入范圍。經(jīng)由DAC重構(gòu)后，從ADC輸入測(cè)試電壓中減去對(duì)應(yīng)的DAC輸出電平，就產(chǎn)生一個(gè)小的電壓差(VDIFF)，這個(gè)電壓可以用X-Y繪圖儀顯示出來，并且和INL、DNL誤差聯(lián)系起來。量化電平的改變反映了微分非線性，而VDIFF與零的偏移代表積分非線性。

如果環(huán)路反饋的極性正確的話，數(shù)值比較器就會(huì)驅(qū)使電流源“伺服”模擬輸入跟隨給定的代碼跳變。理想情況下，這將在模擬輸入端產(chǎn)生一個(gè)小的三角波。數(shù)值比較器控制斜坡信號(hào)的方向和速度。在跟隨一次跳變時(shí)積分器的斜率必須快，而在采用精密數(shù)字電壓表(DVM)進(jìn)行測(cè)量時(shí)，為了降低疊加的三角波過沖峰值，又要求積分器足夠慢。數(shù)值比較器的判決結(jié)果解碼后通過P>QOUT輸出端輸出并送往積分器單元。每一次的比較結(jié)果都獨(dú)立地控制開關(guān)的邏輯輸入，驅(qū)動(dòng)積分電路產(chǎn)生出滿足需要的斜坡電壓，供給待測(cè)器件的兩路輸入。這種方法具有其優(yōu)越性，但也有一些不足之處：為了降低噪聲，三角斜坡應(yīng)該具有低的dV/dt。這有利于產(chǎn)生可重復(fù)的數(shù)碼，但要獲得精確測(cè)量它需要很長(zhǎng)的積分時(shí)間。正、負(fù)斜坡的斜率必須匹配方可達(dá)到50%點(diǎn)，并且必須對(duì)低電平三角波取平均后才可獲得所需要的直流電平。在設(shè)計(jì)積分器時(shí)常常要求仔細(xì)選擇充電電容。為了盡量減小由于電容的“存儲(chǔ)效應(yīng)”而造成的潛在誤差，應(yīng)選擇具有低介質(zhì)吸收的積分電容。測(cè)量精度正比于積分時(shí)間而反比于建立時(shí)間。為了消除上述方法的缺陷，可以對(duì)伺服環(huán)中的積分單元加以改進(jìn)，代之以一個(gè)L位的逐次逼近寄存器(SAR)(用于捕獲待測(cè)器件的輸出碼)、一個(gè)L位DAC、以及一個(gè)簡(jiǎn)單的平均值電路。再結(jié)合一個(gè)數(shù)值比較器，該電路就組成了一個(gè)逐次逼近型轉(zhuǎn)換器結(jié)構(gòu)，其中，由數(shù)值比較器對(duì)DAC進(jìn)行控制、讀取其輸出、并完成逐次逼近。同時(shí)，DAC提供一個(gè)高分辨率的直流電平給被測(cè)N位ADC的輸入。在這個(gè)實(shí)例中，采用一個(gè)16位DAC將ADC校準(zhǔn)至1/8LSB精度，同時(shí)獲得最可信轉(zhuǎn)移曲線。和前面的方法一樣，它也有優(yōu)點(diǎn)和不足之處：測(cè)試裝置的輸入電壓由數(shù)字量定義，這樣可以簡(jiǎn)便地修改求取平均值的測(cè)式樣點(diǎn)。逐次逼近方式提供給待測(cè)器件模擬輸入的是一個(gè)直流電平，而非斜坡電壓。不足之處在于，反饋環(huán)中的DAC限制了輸入電壓的分辨率。3.7ADC的DC與轉(zhuǎn)換特性測(cè)試單調(diào)性:DAC是非單調(diào)的，ADC靜態(tài)測(cè)試通常是單調(diào)的，快速輸入信號(hào)下，可能出現(xiàn)非單調(diào)性，常用SNR表征。遺漏碼:是代碼寬度為零的代碼，這表示無論DAC輸入電壓是多少，遺漏碼永遠(yuǎn)得不到。遺漏碼出現(xiàn)在ADC轉(zhuǎn)換曲線遺漏臺(tái)階處3.8ADC動(dòng)態(tài)特性測(cè)試轉(zhuǎn)換時(shí)間、恢復(fù)時(shí)間和采樣頻率:ADC有下面這些時(shí)間參數(shù)：最大采樣頻率、最大轉(zhuǎn)換時(shí)間和最小恢復(fù)時(shí)間ADC采樣時(shí)序當(dāng)CONVERT信號(hào)為高電平時(shí)，ADC開始一個(gè)轉(zhuǎn)換周期，在轉(zhuǎn)換周期完成以后，ADC給一個(gè)DATA_READY信號(hào)確認(rèn)轉(zhuǎn)換完成。接著采用一個(gè)讀信號(hào)完成數(shù)據(jù)的讀出。3.8ADC動(dòng)態(tài)特性測(cè)試最大轉(zhuǎn)換時(shí)間:是ADC完成轉(zhuǎn)換產(chǎn)生一個(gè)數(shù)字輸出并且CONVERT信號(hào)確認(rèn)的最大時(shí)間最大采樣頻率:簡(jiǎn)單的等于最大轉(zhuǎn)換時(shí)間的倒數(shù)一些ADC需要一個(gè)小的恢復(fù)時(shí)間，這是在下一個(gè)CONVERT信號(hào)產(chǎn)生之前系統(tǒng)必須等待的最小時(shí)間

3.8ADC動(dòng)態(tài)特性測(cè)試典型的轉(zhuǎn)換時(shí)間是從CONVERT信號(hào)上升沿到DATA_READY信號(hào)的上升沿的時(shí)間具有內(nèi)部生成CONVERT信號(hào)的ADC轉(zhuǎn)換周期3.8ADC動(dòng)態(tài)特性測(cè)試3.8ADC動(dòng)態(tài)特性測(cè)試孔徑抖動(dòng):信號(hào)質(zhì)量衰減的另一個(gè)原因是采樣抖動(dòng)。抖動(dòng)是控制每個(gè)ADC的采樣時(shí)序的每個(gè)時(shí)鐘沿位置的誤差。3.8ADC動(dòng)態(tài)特性測(cè)試閃爍:閃爍這種現(xiàn)象最常發(fā)生在高速flash轉(zhuǎn)換器中,主要是ADC偶爾產(chǎn)生一個(gè)相對(duì)于期望值其偏移量大于預(yù)期偏移的結(jié)果線性斜坡直方圖采樣集中的閃爍3.9ADC有效分辨率計(jì)算

3.9ADC有效分辨率計(jì)算以電壓為0至10V、20%裕量的工業(yè)控制為例，實(shí)際范圍為0至12V。如果采用16位DAC，那么0至10V信號(hào)的有效分辨率是多少？我們知道，對(duì)于R位分辨率的DAC，其階梯數(shù)為2R。所以，定義N為階梯數(shù)：N=2R我們需要求出R，所以需要用到對(duì)數(shù)計(jì)算。在等式兩側(cè)取對(duì)數(shù)：Log(N)=R×Log(2)式子簡(jiǎn)化為：R=Log(N)/Log(2)3.9ADC有效分辨率計(jì)算對(duì)于0至10V范圍，實(shí)際上僅使用了階梯數(shù)的10/12=0.833倍。在16位系統(tǒng)中，碼值為54613。將該數(shù)字代入公式，即可計(jì)算出有效分辨率：R=Log(54613)/Log(2)=15.7所以，如果留出20%裕量，有效分辨率會(huì)降低大約0.3位。實(shí)際上，就位數(shù)而言，減少的位數(shù)與原始分辨率無關(guān)。我們可以通過所用編碼與可用編碼之比得出減少的位數(shù)。Δr=Log(r)/Log(2)視頻系統(tǒng)，視頻信號(hào)中往往包含同步信號(hào)。1VP-P視頻信號(hào)中包括700mV有用視頻信號(hào)和300mV的同步脈沖。如果利用12位ADC對(duì)這樣的信號(hào)進(jìn)行數(shù)字轉(zhuǎn)換，視頻本身僅占用整個(gè)量程的70%，或者說4096個(gè)量化編碼中只使用了2867個(gè)編碼?，F(xiàn)在，假設(shè)保留裕量為5%，則有效使用范圍更低。3.9ADC有效分辨率計(jì)算因此，在以上700mV視頻和300mV同步信號(hào)的視頻例子中，使用了0.7倍的可用編碼：Δr=Log(0.7)/Log(2)=-0.51結(jié)果損失了0.51位。所以，在12位系統(tǒng)中，有效分辨率為11.49位，在16位系統(tǒng)中為15.49位。任何進(jìn)行模擬和數(shù)字信號(hào)相互轉(zhuǎn)換的系統(tǒng)中，必定有一定的裕量，這通常會(huì)降低系統(tǒng)的有效分辨率。本文推導(dǎo)的公式能夠在已知模擬信號(hào)占數(shù)字范圍的比例的條件下，計(jì)算出有效分辨率。實(shí)際上，正如示例所示，即使采用留出較大的裕量開銷，所減少的有效分辨率也不到1位。3.10ADC布局布線3.10ADC布局布線3.10ADC布局布線3.10ADC布局布線作業(yè)6.7.A4-bitunsignedbinaryDACproducesthefollowingsetofvoltagelevels,startingfromcode0andprogressingthroughtocode150.0465,0.3255,0.7166,1.0422,1.5298,1.8236,2.1693,2.5637,2.8727,3.3443,3.6416,4.0480,4.3929,4.7059,5.0968,5.5050TheidealDACoutputatcode0is0Vandtheidealgainisequalto400mV/bit.Answerthefollowingquestionsassumingabest-fitlineisusedasareference.(a)CalculatetheDAC’sgain(voltsperbit),gainerror,offsetandoffseterror.(b)WhatistheLSBstepsize?(c)CalculatetheabsoluteerrortransfercurveforthisDAC.NormalizetheresulttooneLSB.(d)IstheDACoutputmonotonic?(e)ComputetheDNLcurveforthisDAC.DoesthisDACpassa±1/2LSBspecificationforDNL?作業(yè)6.11.CalculatetheINLcurvefora4-bitunsignedbinaryDACwhoseDNLcurveisdescribedbythefollowingvalues0.0815,0.1356,0.1133,0.0057,0.0218,0.1308,0.0361,0.0950,0.1136,0.1633,0.2101,0.0512,0.0119,0.0706,0.0919TheDACoutputforcode0is0.4919V.Assumethatthebest-fitlinehasagainof63.1mV/bitandanoffsetof0.5045V.DoesthisDACpassa±1/2LSBspecificationforINL?6.12.CalculatetheDNLcurvefora4-bitDACwhoseINLcurveis