數字IC芯片設計課件

模擬?數字?OR模擬?數字?OR數字IC設計流程數字IC設計流程數字IC設計流程制定芯片的具體指標用系統(tǒng)建模語言對各個模塊描述RTL設計、RTL仿真、硬件原型驗證、電路綜合版圖設計、物理驗證、后仿真等數字IC設計流程制定芯片的具體指標用系統(tǒng)建模語言對各個模塊描具體指標?制作工藝?裸片面積?封裝?速度?功耗?功能描述?接口定義具體指標?制作工藝?裸片面積?封裝?速度?功耗?功能描述?接前端設計與后端設計Architechturalspecs&RTLcodingConcept+MarketResearchRTLsimulationLogicSynthesis,Optimization&ScanInsertionFormalVerification(RTLvsGates)Pre-layoutSTATimingOK?Floorplanning&Placement,CTInsertionAutoRoutingFormalVerification(ScanInsertedNetlistvsCTInsertedNetlist)DRC,LVS,ECOPost-layoutSTATimingOK?FormalVerification(ECONetlistvsCTInsertedNetlist)PowercheckNoYesNoTapeOutYesDCMODELSIMMBISTARCHITECTFORMALITYPTAstroAstroRailFORMALITYPTHerculesCaliberVirtuoso數字前端設計（front-end）以生成可以布局布線的網表(Netlist)為終點。數字后端設計（back-end）以生成可以可以送交foundry進行流片的GDS2文件為終點。術語：tape-out—提交最終GDS2文件做加工；Foundry—芯片代工廠，如中芯國際。。。前端設計與后端設計Architechturalspecs算法模型c/matlabcodeRTLHDLvhdl/verilogNETLISTverilogStandcelllibraryLAYOUTGDSII對功能，時序，制造參數進行檢查TAPE-OUT綜合工具根據基本單元庫的功能-時序模型，將行為級代碼翻譯成具體的電路實現(xiàn)結構布局布線工具根據基本單元庫的時序-幾何模型，將電路單元布局布線成為實際電路版圖數字IC設計流程算法模型c/matlabcodeRTLHDLvhdl/v前端設計(RTLtoNetlist)?RTL（RegisterTransferLevel）設計利用硬件描述語言，如verilog，對電路以寄存器之間的傳輸為基礎進行描述?綜合：將RTL級設計中所得的程序代碼翻譯成實際電路的各種元器件以及他們之間的連接關系，可以用一張表來表示，稱為門級網表（Netlist）。?STA（StaticTimingAnalysis，靜態(tài)時序分析）：套用特定的時序模型（TimingModel），針對特定電路分析其是否違反設計者給定的時序限制（TimingConstraint）RTLCode風格代碼檢查功能仿真邏輯綜合成功？綜合后仿真成功？STA成功？代碼修改約束修改NNNNetlist后端整個ASIC設計流程都是一個迭代的流程，在任何一步不能滿足要求，都需要重復之前步驟，甚至重新設計RTL代碼。模擬電路設計的迭代次數甚至更多。。。前端設計(RTLtoNetlist)?RTL（Re前端工具?仿真和驗證1.QUATURSII2.Cadence的Incisive：就是大家最常用的nc_verilog,nc_sim,nc_lauch,verilog-xl的集合。?綜合1.Synopsys的DC2.Cadence的RTLCompliler號稱時序，面積和功耗都優(yōu)于DC，但是仍然無法取代人們耳熟能詳的DC.3.BuildGates：與DC同期推出的綜合工具，但是在國內基本上沒有什么市場，偶爾有幾家公司用。啟動命令：bg_shell–gui&前端工具?仿真和驗證1.QUATURSII2.Cadenc后端設計（NetlisttoLayout）?APR:AutoPlaceandRoute,自動布局布線?ExtractRC:提取延時信息?DRC：DesignRuleCheck，設計規(guī)則檢查。?LVS：LayoutVersusSchematic，版圖電路圖一致性檢查。ARPExtratRCSTA成功？DRC成功？LVS成功？NN后仿真NetlistLayoutEditN后端設計（NetlisttoLayout）?APR:AuAPR(AutoPlaceAndRoute,自動布局布線)?芯片布圖（RAM,ROM等的擺放、芯片供電網絡配置、I/OPAD擺放）?標準單元的布局?時鐘樹綜合?布線?DFM（DesignForManufacturing)布局布線主要是通過EDA工具來完成的APR(AutoPlaceAndRoute,自動布局布APR工具工具APRSynopsysASTROCadenceEncounterAPR工具工具APRSynopsysASTROCadence布局布線流程布局布線流程IO，電源和地的布置IO，電源和地的布置指定平面布置圖指定平面布置圖電源的規(guī)劃電源的規(guī)劃電源布線電源布線布線布線ENCOUTER布局布線設計流程1、登錄服務器，進入終端，輸入：encounter，進入socencounterENCOUTER布局布線設計流程1、登錄服務器，進入終端，輸2、調入門級網表和庫?網表文件：bin/accu_synth.v?約束文件：bin/accu.sdc?時序庫：hjtc18_ff.libhjtc18_ss.libhjtc18_tt.lib?IO約束文件：bin/accu.io2、調入門級網表和庫?網表文件：bin/accu_synthImportdesignImportdesign?3、在advanced的power里添加VDDGND?3、在advanced的power里添加VDDGND數字IC芯片設計課件4、布圖規(guī)劃floorplan一開始有默認值，但我們需要對自動布局的結果進來手工調整。Floorplan→specifyFloorplan我們需要芯片具體的尺寸要求改變里面的數值。將Ratio(H/W)改為1將coreutilization改為0.5將coretoleft/right/top/bottom改為104、布圖規(guī)劃floorplan一開始有默認值，但我們需要對自數字IC芯片設計課件數字IC芯片設計課件?5、creatpowerring在power里選擇powerplaning→addrings會彈出addring對話框?5、creatpowerring在power里選擇po數字IC芯片設計課件6、placement?place→standardcells?然后place→placeFlipI/O6、placement?place→standardcel數字IC芯片設計課件7、Route?route→nanoroute7、Route?route→nanoroute得到最后的布線圖得到最后的布線圖時鐘樹綜合時鐘樹和復位樹綜合為什么要放在APR時再做呢？時鐘樹綜合的目的：?低skew?低clocklatency時鐘樹綜合時鐘樹和復位樹綜合為什么要放在APR時再做呢？時鐘DFM(DesignForManufacturing)?DFM：可制造性設計?DFM步驟在整個布局布線流程以后開始，主要目的是通過一些技術處理防止芯片在物理制造過程中出現(xiàn)問題，造成芯片不能工作。DFM的目的在于提高良率。DFM主要考慮以下效應：?天線效應?Metalliftoff效應?Metalover-etching效應DFM(DesignForManufacturing)DFM信號線太長造成由金屬線過窄造成由金屬過寬造成DFM信號線太長造成由金屬線過窄造成由金屬過寬造成DRC（DesignRuleCheck）?DesignRule：–由于制造工藝與電路性能等原因，對版圖設計有一定要求，比如說，線寬不能低于最低線寬，N阱間應當具有一定間距，每一層金屬應當具有一定密度等。DRC（DesignRuleCheck）?DesignLVS（layoutversusschematic）?LVS：LVS是為了檢查版圖文件功能與原有電路設計功能的一致性。LVS軟件根據標準單元庫設計者提供的cdl網表文件從版圖中提取電路網表。LVS（layoutversusschematic）?用人單位要求?高級數字前端電路工程師工作地點：成都職位描述：1.完成公司ASIC數字前端的設計和驗證；2.配合數字后端部門完成ASIC的后端設計；3.配合測試部門完成ASIC的測試；4.完成相關文檔的整理與編寫。任職要求：1.相關專業(yè)本科以上學歷；2.4-5年相關工作經驗，具有獨立設計模塊、芯片能力；3.熟練掌握Verilog，熟悉芯片的仿真驗證方法，熟悉NC-SimCS,Quartus等EDA工具；熟悉ASIC設計流程；了解系統(tǒng)總線架構和常用軟硬件接口協(xié)議。4.良好的溝通協(xié)調能力及團隊合作精神。數字后端設計工程師職位描述：負責數字電路的綜合、自動布局布線、時鐘分析、時序修正、電源分析、信號完整性分析、物理驗證、代工廠tapeout等數字后端工作，協(xié)助前端工程師完成設計、驗證和時序分析，完成對代工廠數據交接和對客戶技術支持。任職資格：1.微電子相關專業(yè)，本科以上學歷。2.熟悉SOC從RTL到GDS的完整設計流程；3.能夠熟練使用Astro/Encounter、DC/PC、PT、Formality、MentorDFT、StarRC、Calibre等相關設計工具的某一套或幾種；4.較好的英文閱讀能力；5.高效的學習能力和團對合作精神。用人單位要求?高級數字前端電路工程師工作地點：成都職位描述：謝謝謝謝模擬?數字?OR模擬?數字?OR數字IC設計流程數字IC設計流程數字IC設計流程制定芯片的具體指標用系統(tǒng)建模語言對各個模塊描述RTL設計、RTL仿真、硬件原型驗證、電路綜合版圖設計、物理驗證、后仿真等數字IC設計流程制定芯片的具體指標用系統(tǒng)建模語言對各個模塊描具體指標?制作工藝?裸片面積?封裝?速度?功耗?功能描述?接口定義具體指標?制作工藝?裸片面積?封裝?速度?功耗?功能描述?接前端設計與后端設計Architechturalspecs&RTLcodingConcept+MarketResearchRTLsimulationLogicSynthesis,Optimization&ScanInsertionFormalVerification(RTLvsGates)Pre-layoutSTATimingOK?Floorplanning&Placement,CTInsertionAutoRoutingFormalVerification(ScanInsertedNetlistvsCTInsertedNetlist)DRC,LVS,ECOPost-layoutSTATimingOK?FormalVerification(ECONetlistvsCTInsertedNetlist)PowercheckNoYesNoTapeOutYesDCMODELSIMMBISTARCHITECTFORMALITYPTAstroAstroRailFORMALITYPTHerculesCaliberVirtuoso數字前端設計（front-end）以生成可以布局布線的網表(Netlist)為終點。數字后端設計（back-end）以生成可以可以送交foundry進行流片的GDS2文件為終點。術語：tape-out—提交最終GDS2文件做加工；Foundry—芯片代工廠，如中芯國際。。。前端設計與后端設計Architechturalspecs算法模型c/matlabcodeRTLHDLvhdl/verilogNETLISTverilogStandcelllibraryLAYOUTGDSII對功能，時序，制造參數進行檢查TAPE-OUT綜合工具根據基本單元庫的功能-時序模型，將行為級代碼翻譯成具體的電路實現(xiàn)結構布局布線工具根據基本單元庫的時序-幾何模型，將電路單元布局布線成為實際電路版圖數字IC設計流程算法模型c/matlabcodeRTLHDLvhdl/v前端設計(RTLtoNetlist)?RTL（RegisterTransferLevel）設計利用硬件描述語言，如verilog，對電路以寄存器之間的傳輸為基礎進行描述?綜合：將RTL級設計中所得的程序代碼翻譯成實際電路的各種元器件以及他們之間的連接關系，可以用一張表來表示，稱為門級網表（Netlist）。?STA（StaticTimingAnalysis，靜態(tài)時序分析）：套用特定的時序模型（TimingModel），針對特定電路分析其是否違反設計者給定的時序限制（TimingConstraint）RTLCode風格代碼檢查功能仿真邏輯綜合成功？綜合后仿真成功？STA成功？代碼修改約束修改NNNNetlist后端整個ASIC設計流程都是一個迭代的流程，在任何一步不能滿足要求，都需要重復之前步驟，甚至重新設計RTL代碼。模擬電路設計的迭代次數甚至更多。。。前端設計(RTLtoNetlist)?RTL（Re前端工具?仿真和驗證1.QUATURSII2.Cadence的Incisive：就是大家最常用的nc_verilog,nc_sim,nc_lauch,verilog-xl的集合。?綜合1.Synopsys的DC2.Cadence的RTLCompliler號稱時序，面積和功耗都優(yōu)于DC，但是仍然無法取代人們耳熟能詳的DC.3.BuildGates：與DC同期推出的綜合工具，但是在國內基本上沒有什么市場，偶爾有幾家公司用。啟動命令：bg_shell–gui&前端工具?仿真和驗證1.QUATURSII2.Cadenc后端設計（NetlisttoLayout）?APR:AutoPlaceandRoute,自動布局布線?ExtractRC:提取延時信息?DRC：DesignRuleCheck，設計規(guī)則檢查。?LVS：LayoutVersusSchematic，版圖電路圖一致性檢查。ARPExtratRCSTA成功？DRC成功？LVS成功？NN后仿真NetlistLayoutEditN后端設計（NetlisttoLayout）?APR:AuAPR(AutoPlaceAndRoute,自動布局布線)?芯片布圖（RAM,ROM等的擺放、芯片供電網絡配置、I/OPAD擺放）?標準單元的布局?時鐘樹綜合?布線?DFM（DesignForManufacturing)布局布線主要是通過EDA工具來完成的APR(AutoPlaceAndRoute,自動布局布APR工具工具APRSynopsysASTROCadenceEncounterAPR工具工具APRSynopsysASTROCadence布局布線流程布局布線流程IO，電源和地的布置IO，電源和地的布置指定平面布置圖指定平面布置圖電源的規(guī)劃電源的規(guī)劃電源布線電源布線布線布線ENCOUTER布局布線設計流程1、登錄服務器，進入終端，輸入：encounter，進入socencounterENCOUTER布局布線設計流程1、登錄服務器，進入終端，輸2、調入門級網表和庫?網表文件：bin/accu_synth.v?約束文件：bin/accu.sdc?時序庫：hjtc18_ff.libhjtc18_ss.libhjtc18_tt.lib?IO約束文件：bin/accu.io2、調入門級網表和庫?網表文件：bin/accu_synthImportdesignImportdesign?3、在advanced的power里添加VDDGND?3、在advanced的power里添加VDDGND數字IC芯片設計課件4、布圖規(guī)劃floorplan一開始有默認值，但我們需要對自動布局的結果進來手工調整。Floorplan→specifyFloorplan我們需要芯片具體的尺寸要求改變里面的數值。將Ratio(H/W)改為1將coreutilization改為0.5將coretoleft/right/top/bottom改為104、布圖規(guī)劃floorplan一開始有默認值，但我們需要對自數字IC芯片設計課件數字IC芯片設計課件?5、creatpowerring在power里選擇powerplaning→addrings會彈出addring對話框?5、creatpowerring在power里選擇po數字IC芯片設計課件6、placement?place→standardcells?然后place→placeFlipI/O6、placement?place→standardcel數字IC芯片設計課件7、Route?route→nanoroute7、Route?route→nanoroute得到最后的布線圖得到最后的布線圖時鐘樹綜合時鐘樹和復位樹綜合為什么要放在APR時再做呢？時鐘樹綜合的目的：?低skew?低clocklatency時鐘樹綜合時鐘樹和復位樹綜合為什么要放在APR時再做呢？時鐘DFM(DesignForManufacturing)?DFM：可制造性設計?DFM步驟在整個布局布線流程以后開始，主要目的是通過一些技術處理防止芯片在物理制造過程中出現(xiàn)問題，造成芯片不能工作。DFM的目的在于提高良率。DFM主要考慮以下效應：?天線效應?Metalliftoff效應?Metalover-etching效應DFM(DesignForManufacturing)DFM信號線太長造成由金屬線過窄造成由金屬過寬造成