EDA相關(guān)發(fā)展及硬件描述

第一章（第1講）

EDA概述

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1.1EDA技術(shù)及發(fā)展20世紀(jì)末，數(shù)字電子技術(shù)的飛速發(fā)展，有力地推動(dòng)了社會(huì)生產(chǎn)力的發(fā)展和社會(huì)信息化的提高。在其推動(dòng)下，數(shù)字電子技術(shù)的應(yīng)用已經(jīng)滲透到人類生活的各個(gè)方面。從計(jì)算機(jī)到手機(jī)，從數(shù)字電話到數(shù)字電視，從家用電器到軍用設(shè)備，從工業(yè)自動(dòng)化到航天技術(shù)，都盡可能采用了數(shù)字電子技術(shù)。

微電子技術(shù)，即大規(guī)模集成電路加工技術(shù)的進(jìn)步是現(xiàn)代數(shù)字電子技術(shù)發(fā)展的基礎(chǔ)。目前，在硅片的單位面積上集成的晶體管數(shù)量越來(lái)越多，1978年推出的8086微處理器芯片集成的晶體管數(shù)是4萬(wàn)只，到2000年推出的Pentium4微處理器芯片的集成度上升到4200萬(wàn)只晶體管，2005年生產(chǎn)可編程邏輯器件（PLD）的集成度達(dá)到5億只晶體管，包含的邏輯元件（LogicElements，LEs）有18萬(wàn)個(gè)，2008年生產(chǎn)的PLD中的LEs達(dá)到68萬(wàn)個(gè),2009年生產(chǎn)的PLD中的LEs達(dá)到180萬(wàn)個(gè)。原來(lái)需要成千上萬(wàn)只電子元器件組成的計(jì)算機(jī)主板或彩色電視機(jī)電路，現(xiàn)在僅用一片或幾片超大規(guī)模集成電路就可以代替，現(xiàn)代集成電路已經(jīng)能夠?qū)崿F(xiàn)單片電子系統(tǒng)SOC（SystemOnaChip）的功能。Inthefuture,veryfewelectronicequipmentcanexistwithoutprogrammablelogic.Programmabilityisthefutureofelectronicsystemdesign.FixedfunctionSOC’s(System-on-a-Chips)willbecomelessandlesspractical.Thehighdevelopmentcost,longdevelopmenttimeandlackofflexibilityoftenrenderSOC’stobeobsoletesoonaftertheycomeoutofinitialproduction.

在將來(lái)，幾乎沒(méi)有電子設(shè)備不用可編程邏輯而還能夠存在?？删幊绦允请娮酉到y(tǒng)設(shè)計(jì)的前景。固定功能的片上系統(tǒng)SOC’s開(kāi)發(fā)成本高、周期長(zhǎng)及缺乏靈活性常常使得它們剛一形成初始產(chǎn)品就過(guò)時(shí)了，其應(yīng)用將越來(lái)越少。AlterapioneeredSOPCbyputtingthe“P”in“SOC”.P=Programmability=Flexibility.NiosⅡ,Altera’spopularsoftcoreRISCCPU,isattheheartofSOPCdesign.Altera’sDSPBuildercandesignthehighspeedsubsystemforNios.Itscharacteristicismodulefeaturedesign.Altera將“P”

植入于“SOC”之中而首創(chuàng)了SOPC，這里P=可編程性=靈活性。Altera公司廉價(jià)而通俗的RISC(ReducedInstructionSetComputer,精簡(jiǎn)指令集計(jì)算機(jī))CPU軟核NiosⅡ是SOPC（System-on-a-ProgrammableChip,單芯片片上可編程系統(tǒng)）設(shè)計(jì)的核心。AlteraDSPBuilder可以為Nios設(shè)計(jì)高速子系統(tǒng)，而模塊化設(shè)計(jì)是其特點(diǎn)。

現(xiàn)代電子設(shè)計(jì)技術(shù)的核心是EDA（ElectronicDesignAutomation）技術(shù)。EDA技術(shù)就是依靠功能強(qiáng)大的電子計(jì)算機(jī)，在EDA工具軟件平臺(tái)上，對(duì)以硬件描述語(yǔ)言HDL（HardwareDescriptionLanguage）為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、仿真，直至下載到可編程邏輯器件CPLD／FPGA或?qū)Ｓ眉呻娐稟SIC（ApplicationSpecificIntegratedCircuit）芯片中，實(shí)現(xiàn)既定的電子電路設(shè)計(jì)功能。EDA技術(shù)使得電子電路設(shè)計(jì)者的工作僅限于利用硬件描述語(yǔ)言和EDA軟件平臺(tái)來(lái)完成對(duì)系統(tǒng)硬件功能的實(shí)現(xiàn)，極大地提高了設(shè)計(jì)效率，縮短了設(shè)計(jì)周期，節(jié)省了設(shè)計(jì)成本。EDA是在20世紀(jì)90年代初從計(jì)算機(jī)輔助設(shè)計(jì)(CAD:ComputerAidedDesign)、計(jì)算機(jī)輔助制造（CAM:ComputerAidedManufacture）、計(jì)算機(jī)輔助測(cè)試（CAT:ComputerAidedTest）和計(jì)算機(jī)輔助工程（CAE:ComputerAidedEngineering）的概念發(fā)展而來(lái)的。一般把EDA技術(shù)的發(fā)展分為CAD、CAE和ESDA(ElectronicSystemDesignAutomation)這三個(gè)階段。20世紀(jì)70年代的CAD階段CAD（ComputerAidedDesign，計(jì)算機(jī)輔助設(shè)計(jì)）是EDA技術(shù)發(fā)展的早期階段，在這個(gè)階段，人們開(kāi)始利用計(jì)算機(jī)取代手工勞動(dòng)。但當(dāng)時(shí)的計(jì)算機(jī)硬件功能有限，軟件功能較弱，人們主要借助計(jì)算機(jī)對(duì)所設(shè)計(jì)的電路進(jìn)行一些模擬和預(yù)測(cè)，輔助進(jìn)行集成電路版圖編輯、印制電路板（PrintedCircuitBoard，PCB）布局布線等簡(jiǎn)單的版圖繪制工作。20世紀(jì)80年代的CAE階段CAE（ComputerAidedEngineering,計(jì)算機(jī)輔助工程）是在CAD的工具逐步完善的基礎(chǔ)上發(fā)展起來(lái)的，尤其是人們?cè)谠O(shè)計(jì)方法學(xué)、設(shè)計(jì)工具集成化方面取得了長(zhǎng)足的進(jìn)步，可以利用計(jì)算機(jī)作為單點(diǎn)設(shè)計(jì)工具，并建立各種設(shè)計(jì)單元庫(kù)，開(kāi)始用計(jì)算機(jī)將許多單點(diǎn)工具集成在一起使用，大大提高了工作效率。20世紀(jì)90年代的ESDA階段

電子系統(tǒng)設(shè)計(jì)自動(dòng)化(ESDA，ElectronicSystemDesignAutomation)階段。隨著微電子技術(shù)的發(fā)展，速度更快、容量更大、功能更強(qiáng)的PLD的不斷推出，對(duì)數(shù)字電子系統(tǒng)的設(shè)計(jì)提出了更高的要求。出現(xiàn)了以利用硬件描述語(yǔ)言、系統(tǒng)仿真和綜合技術(shù)為特征的第三代EDA技術(shù)。其特點(diǎn)是在功能強(qiáng)大的EDA工具(包括系統(tǒng)行為級(jí)描述與結(jié)構(gòu)級(jí)綜合、系統(tǒng)仿真與測(cè)試驗(yàn)證、系統(tǒng)劃分與指標(biāo)分配、系統(tǒng)決策與文件生成等一整套設(shè)計(jì)工具)軟件平臺(tái)上，以系統(tǒng)級(jí)設(shè)計(jì)為核心，使用硬件描述語(yǔ)言進(jìn)行系統(tǒng)設(shè)計(jì)，自動(dòng)進(jìn)行邏輯編譯、仿真、優(yōu)化、綜合、布線、測(cè)試等工作，完成系統(tǒng)設(shè)計(jì)功能的硬件實(shí)現(xiàn)。使得設(shè)計(jì)者從繁雜的工作中解放出來(lái)，把精力集中在系統(tǒng)方案的設(shè)計(jì)上，是一種高效率的現(xiàn)代設(shè)計(jì)方法。20世紀(jì)90年代以以來(lái)，，微電電子工工藝有有了驚驚人的的發(fā)展展，2006年工藝藝水平平已經(jīng)經(jīng)達(dá)到到了60nm，2008年Altera公司的的FPGA工藝水水平已已經(jīng)達(dá)達(dá)到了了40nm。在一一個(gè)芯芯片上上已經(jīng)經(jīng)可以以集成成上百百萬(wàn)只只乃至至數(shù)十十億只只晶體體管，，芯片片速度度達(dá)到到了8.5Gb／s量級(jí)。。大容容量的的可編編程邏邏輯器器件陸陸續(xù)面面世，，對(duì)電電子設(shè)設(shè)計(jì)的的工具具提出出了更更高的的要求求，提提供了了廣闊闊的發(fā)發(fā)展空空間，，促進(jìn)進(jìn)了EDA技術(shù)的的形成成。特特別重重要的的是，，世界界各EDA公司致致力推推出兼兼容各各種硬硬件實(shí)實(shí)現(xiàn)方方案和和支持持標(biāo)準(zhǔn)準(zhǔn)硬件件描述述語(yǔ)言言的EDA工具軟軟件，，有效效地將將EDA技術(shù)推推向成成熟。。今天，，EDA技術(shù)已已經(jīng)成成為電電子設(shè)設(shè)計(jì)的的重要要工具具，無(wú)無(wú)論是是設(shè)計(jì)計(jì)芯片片還是是設(shè)計(jì)計(jì)系統(tǒng)統(tǒng)，如如果沒(méi)沒(méi)有EDA工具的的支持持，都都將是是難以以完成成的。。EDA工具已已經(jīng)成成為現(xiàn)現(xiàn)代電電路設(shè)設(shè)計(jì)師師的重重要武武器，，正在在發(fā)揮揮著越越來(lái)越越重要要的作作用。。1.2EDA設(shè)計(jì)流流程利用EDA技術(shù)進(jìn)進(jìn)行電電路設(shè)設(shè)計(jì)的的大部部分工工作是是在EDA軟件工工作平平臺(tái)上上進(jìn)行行的，，EDA設(shè)計(jì)流流程如如圖1.1所示。。EDA設(shè)計(jì)流流程包括設(shè)設(shè)計(jì)準(zhǔn)準(zhǔn)備、、設(shè)計(jì)計(jì)輸入入、設(shè)設(shè)計(jì)處處理和和器件件編程程4個(gè)步驟驟，以及及相應(yīng)應(yīng)的功功能仿仿真、、時(shí)序序仿真真和器器件測(cè)測(cè)試3個(gè)設(shè)計(jì)計(jì)驗(yàn)證證過(guò)程程。圖1.1EDA設(shè)計(jì)流流程設(shè)計(jì)準(zhǔn)準(zhǔn)備1.2.1設(shè)計(jì)準(zhǔn)準(zhǔn)備設(shè)計(jì)準(zhǔn)準(zhǔn)備是是設(shè)計(jì)計(jì)者在在進(jìn)行行設(shè)計(jì)計(jì)之前前，依依據(jù)任任務(wù)要要求，，確定定系統(tǒng)統(tǒng)所要要完成成的功功能及及復(fù)雜雜程度度，器器件資資源的的利用用、成成本等等所要要做的的準(zhǔn)備備工作作，如如進(jìn)行行方案案論證證、系系統(tǒng)設(shè)設(shè)計(jì)和和器件件選擇擇等。。圖1.1EDA設(shè)計(jì)流程設(shè)計(jì)準(zhǔn)備設(shè)計(jì)輸入1.2.2設(shè)計(jì)輸入設(shè)計(jì)輸入是將將設(shè)計(jì)的電路路或系統(tǒng)按照照EDA開(kāi)發(fā)軟件要求求的某種形式式表示出來(lái)，，并送入計(jì)算算機(jī)的過(guò)程。。設(shè)計(jì)輸入有有多種方式，，包括采用硬硬件描述語(yǔ)言言（如VHDL（VeryHighSpeedIntegratedCircuitHardwareDescriptionLanguage）和VerilogHDL）進(jìn)行設(shè)計(jì)的的文本輸入方方式、圖形輸輸入方式和波波形輸入方式式，或者采用用文本、圖形形兩者混合的的設(shè)計(jì)輸入方方式。也可以以采用自頂向向下（Top-Down）的層次結(jié)構(gòu)構(gòu)設(shè)計(jì)方法，，將多個(gè)輸入入文件合并成成一個(gè)設(shè)計(jì)文文件等。1.圖形輸入方式式圖形輸入也稱稱為原理圖輸輸入，這是一一種最直接的的設(shè)計(jì)輸入方方式。它使用用軟件系統(tǒng)提提供的元器件件庫(kù)及各種符符號(hào)和連線畫(huà)畫(huà)出設(shè)計(jì)電路路的原理圖，，形成圖形輸輸入文件。這這種方式大多多用在對(duì)系統(tǒng)統(tǒng)及各部分電電路很熟悉的的情況，或在在系統(tǒng)對(duì)時(shí)間間特性要求較較高的場(chǎng)合。。優(yōu)點(diǎn)是容易易實(shí)現(xiàn)仿真，，便于信號(hào)的的觀察和電路路的調(diào)整。2.文本輸入方式式文本輸入是采采用硬件描述述語(yǔ)言進(jìn)行電電路設(shè)計(jì)的方方式。硬件描描述語(yǔ)言有普普通硬件描述述語(yǔ)言和行為為描述語(yǔ)言，，它們用文本本方式描述設(shè)設(shè)計(jì)和輸入。。普通硬件描描述語(yǔ)言有AHDL、CUPL等，它們支持持邏輯方程、、真值表、狀狀態(tài)機(jī)等邏輯輯表達(dá)方式。。行為描述語(yǔ)言言是目前常用用的高層硬件件描述語(yǔ)言，，有VHDL、VerilogHDL等，它們具有有很強(qiáng)的邏輯輯描述和仿真真功能，可實(shí)實(shí)現(xiàn)與工藝無(wú)無(wú)關(guān)的編程與與設(shè)計(jì)，可以以使設(shè)計(jì)者在在系統(tǒng)設(shè)計(jì)、、邏輯驗(yàn)證階階段就確立方方案的可行性性，而且輸入入效率高，在在不同的設(shè)計(jì)計(jì)輸入庫(kù)之間間轉(zhuǎn)換也非常常方便。運(yùn)用用VHDL或VerilogHDL硬件描述語(yǔ)言言進(jìn)行設(shè)計(jì)已已是當(dāng)前的趨趨勢(shì)。3.波形輸入方式式波形輸入主要要用于建立和和編輯波形設(shè)設(shè)計(jì)文件及輸輸入仿真向量量和功能測(cè)試試向量。波形形設(shè)計(jì)輸入適適合用于時(shí)序序邏輯和有重重復(fù)性的邏輯輯函數(shù)，系統(tǒng)統(tǒng)軟件可以根根據(jù)用戶定義義的輸入／輸輸出波形自動(dòng)動(dòng)生成邏輯關(guān)關(guān)系。波形編輯功能能還允許設(shè)計(jì)計(jì)者對(duì)波形進(jìn)進(jìn)行復(fù)制、剪剪切、粘貼、、重復(fù)與伸展展，從而可以以用內(nèi)部節(jié)點(diǎn)點(diǎn)、觸發(fā)器和和狀態(tài)機(jī)建立立設(shè)計(jì)文件，，并將波形進(jìn)進(jìn)行組合，顯顯示各種進(jìn)制制的狀態(tài)值。。還可以通過(guò)過(guò)將一組波形形重疊到另一一組波形上，，對(duì)兩組仿真真結(jié)果進(jìn)行比比較。圖1.1EDA設(shè)計(jì)流程設(shè)計(jì)準(zhǔn)備設(shè)計(jì)輸入設(shè)計(jì)處理1.2.3設(shè)計(jì)處理設(shè)計(jì)處理是EDA設(shè)計(jì)中的核心心環(huán)節(jié)。在設(shè)設(shè)計(jì)處理階段段，編譯軟件件對(duì)設(shè)計(jì)輸入入文件進(jìn)行邏邏輯化簡(jiǎn)、綜綜合和優(yōu)化，，并適當(dāng)?shù)赜糜靡黄蚨嗥骷詣?dòng)地地進(jìn)行適配，，最后產(chǎn)生編編程用的編程程文件。設(shè)計(jì)處理主要要包括設(shè)計(jì)編編譯和檢查、、設(shè)計(jì)優(yōu)化和和綜合、適配配和分割、布布局和布線、、生成編程數(shù)數(shù)據(jù)文件等過(guò)程。1.設(shè)計(jì)編譯和檢檢查設(shè)計(jì)輸入完成成之后，立即即進(jìn)行編譯。。在編譯過(guò)程程中，首先進(jìn)行語(yǔ)法法檢驗(yàn)，如檢查原理理圖的信號(hào)線線有無(wú)漏接、、信號(hào)有無(wú)雙雙重來(lái)源、文文本輸入文件件中關(guān)鍵詞有有無(wú)錯(cuò)誤等各各種語(yǔ)法錯(cuò)誤誤，并及時(shí)標(biāo)標(biāo)出錯(cuò)誤的類類型及位置，，供設(shè)計(jì)者修修改。然后進(jìn)進(jìn)行設(shè)計(jì)規(guī)則則檢驗(yàn)，檢查查總的設(shè)計(jì)有有無(wú)超出器件件資源或規(guī)定定的限制并將將編譯報(bào)告列列出，指明違違反規(guī)則和潛潛在不可靠電電路的情況以以供設(shè)計(jì)者糾糾正。2.設(shè)計(jì)優(yōu)化和綜綜合設(shè)計(jì)優(yōu)化主要要包括面積優(yōu)化和速度優(yōu)化。面積優(yōu)化的的結(jié)果使得設(shè)設(shè)計(jì)所占用的的邏輯資源（（門數(shù)或邏輯輯元件數(shù)）最最少：時(shí)間優(yōu)優(yōu)化的結(jié)果使使得輸入信號(hào)號(hào)經(jīng)歷最短的的路徑到達(dá)輸輸出，即傳輸輸延遲時(shí)間最最短。綜合的的目的是將多多個(gè)模塊化設(shè)設(shè)計(jì)文件合并并為一個(gè)網(wǎng)表表文件，并使使層次設(shè)計(jì)平平面化（即展展平）。3.適配和分割在適配和分割割過(guò)程，確定定優(yōu)化以后的的邏輯能否與與下載目標(biāo)器器件CPLD或FPGA中的宏單元和和I／O單元適配，然然后將設(shè)計(jì)分分割為多個(gè)便便于適配的邏邏輯小塊形式式映射到器件件相應(yīng)的宏單單元中。如果果整個(gè)設(shè)計(jì)不不能裝入一片片器件時(shí)，可可以將整個(gè)設(shè)設(shè)計(jì)自動(dòng)分割割成多塊并裝裝入同一系列列的多片器件件中去。分割工作可以以全部自動(dòng)實(shí)實(shí)現(xiàn)，也可以以部分由用戶戶控制，還可可以全部由用用戶控制。分分割時(shí)應(yīng)使所所需器件數(shù)目目和用于器件件之間通信的的引腳數(shù)目盡盡可能少。4.布局和布線布局和布線工工作是在設(shè)計(jì)計(jì)檢驗(yàn)通過(guò)以以后由軟件自動(dòng)完成的，它能以最最優(yōu)的方式對(duì)對(duì)邏輯元件布布局，并準(zhǔn)確確地實(shí)現(xiàn)元件件間的布線互互連。布局和和布線完成后后，軟件會(huì)自自動(dòng)生成布線線報(bào)告，提供供有關(guān)設(shè)計(jì)中中各部分資源源的使用情況況等信息。5.生成編程數(shù)據(jù)據(jù)文件設(shè)計(jì)處理的最最后—步是產(chǎn)生可供供器件編程使使用的數(shù)據(jù)文文件。對(duì)CPLD(ComplexProgrammableLogicDevice，復(fù)雜可編程程邏輯器件)來(lái)說(shuō)，是產(chǎn)生生熔絲圖文件，即JEDEC（電子器件工工程聯(lián)合會(huì)制制定的標(biāo)準(zhǔn)格格式，簡(jiǎn)稱JED文件）文件：：對(duì)于FPGA（FieldProgrammableGatesArray，現(xiàn)場(chǎng)可編程程門陣列）來(lái)來(lái)說(shuō)，是生成成位流數(shù)據(jù)文件（Bit-streamGeneration，簡(jiǎn)稱BG文件）。圖1.1EDA設(shè)計(jì)流程設(shè)計(jì)準(zhǔn)備設(shè)計(jì)輸入設(shè)計(jì)處理設(shè)計(jì)校驗(yàn)（前仿真）設(shè)計(jì)校驗(yàn)后仿真或延時(shí)時(shí)仿真1.2.4設(shè)計(jì)校驗(yàn)設(shè)計(jì)校驗(yàn)過(guò)程程包括功能仿真和時(shí)序仿真，這兩項(xiàng)工作作是在設(shè)計(jì)處處理過(guò)程中同同時(shí)進(jìn)行的。。功能仿真是是在設(shè)計(jì)輸入入完成之后，，選擇具體器器件進(jìn)行編譯譯之前進(jìn)行的的邏輯功能驗(yàn)驗(yàn)證，因此又又稱為前仿真。此時(shí)的仿真真沒(méi)有延時(shí)信息息或者只有由系系統(tǒng)添加的微微小標(biāo)準(zhǔn)延時(shí)時(shí)，這對(duì)于初初步的功能檢檢測(cè)非常方便便。仿真前，，要先利用波波形編輯器或或硬件描述語(yǔ)語(yǔ)言等建立波波形文件或測(cè)測(cè)試向量（即即將所關(guān)心的的輸入信號(hào)組組合成序列）），仿真結(jié)果果將會(huì)生成報(bào)報(bào)告文件和輸輸出信號(hào)波形形，從中便可可以觀察到各各個(gè)節(jié)點(diǎn)的信信號(hào)變化。若若發(fā)現(xiàn)錯(cuò)誤，，則返回設(shè)計(jì)計(jì)輸入中修改改邏輯設(shè)計(jì)。。時(shí)序仿真是在在選擇了具體體器件并完成成布局、布線線之后進(jìn)行的的時(shí)序關(guān)系仿仿真，因此又又稱為后仿真或延時(shí)時(shí)仿真。由于不同器器件的內(nèi)部延延時(shí)不一樣，，不同的布局局、布線方案案也會(huì)給延時(shí)時(shí)造成不同的的影響，因此此在設(shè)計(jì)處理理以后，對(duì)系系統(tǒng)和各模塊塊進(jìn)行時(shí)序仿仿真，分析其其時(shí)序關(guān)系，，估計(jì)設(shè)汁的的性能及檢查查和消除競(jìng)爭(zhēng)爭(zhēng)冒險(xiǎn)等，是是非常有必要要的。圖1.1EDA設(shè)計(jì)流程設(shè)計(jì)準(zhǔn)備設(shè)計(jì)輸入設(shè)計(jì)處理器件編程1.2.5器件編程器件編程是指指將設(shè)計(jì)處理理中產(chǎn)生的編編程數(shù)據(jù)文件件通過(guò)軟件放放到具體的可可編程邏輯器器件中去。對(duì)對(duì)CPLD器件來(lái)說(shuō)，是是將JED文件下載（DownLoad）到CPLD器件中去：對(duì)對(duì)FPGA來(lái)說(shuō)，是將位位流數(shù)據(jù)BG文件配置到FPGA中去。器件編程需要要滿足一定的的條件，如編編程電壓、編編程時(shí)序和編編程算法等。。普通的CPLD器件和一次性性編程的FPGA需要專用的編編程器完成器器件的編程工工作?；赟RAM的FPGA可以由EPROM或其他存儲(chǔ)體體進(jìn)行配置。。在系統(tǒng)可編編程器件（1SP-PLD）則不需要專專門的編程器器，只要一根根與計(jì)算機(jī)互互連的下載編編程電纜就可可以了。圖1.1EDA設(shè)計(jì)流程設(shè)計(jì)準(zhǔn)備設(shè)計(jì)輸入設(shè)計(jì)處理器件編程器件測(cè)試1.2.6器件測(cè)試和設(shè)設(shè)計(jì)驗(yàn)證器件在編程完完畢之后，可可以用編譯時(shí)時(shí)產(chǎn)生的文件件對(duì)器件進(jìn)行行檢驗(yàn)、加密密等工作，或或采用邊界掃掃描測(cè)試技術(shù)術(shù)進(jìn)行功能測(cè)測(cè)試，測(cè)試成成功后才完成成其設(shè)計(jì)。設(shè)計(jì)驗(yàn)證可以以在EDA硬件開(kāi)發(fā)平臺(tái)臺(tái)上進(jìn)行。EDA硬件開(kāi)發(fā)平臺(tái)臺(tái)的核心部件件是一片可編編程邏輯器件件FPGA或CPLD，再附加一些些輸入／輸出出設(shè)備，如按按鍵、數(shù)碼顯顯示器、指示示燈、喇叭等等，還提供時(shí)時(shí)序電路需要要的脈沖源。。將設(shè)計(jì)電路路編程下載到到FPGA或CPLD中后，根據(jù)EDA硬件開(kāi)發(fā)平臺(tái)臺(tái)的操作模式式要求，進(jìn)行行相應(yīng)的輸入入操作，然后后檢查輸出結(jié)結(jié)果，驗(yàn)證設(shè)設(shè)計(jì)電路。1.3硬件描述語(yǔ)言言硬件描述語(yǔ)言言HDL是EDA技術(shù)中的重要要組成部分，，常用的硬件件描述語(yǔ)言有有AHDL、VHDL和VerilogHDL，而VHDL和VerilogHDL是當(dāng)前最流行行并己成為IEEE標(biāo)準(zhǔn)的硬件描描述語(yǔ)言。1.3.1VHDLVHDL是超高速集成成電路硬件描描述語(yǔ)言（VeryHighSpeedIntegratedCircuitHardwareDescriptionLanguage）的縮寫，在在美國(guó)國(guó)防部部的支持下于于1985年正式推出，，是目前標(biāo)準(zhǔn)準(zhǔn)化程度最高高的硬件描述述語(yǔ)言。IEEE（TheInstituteOfElectricalandElectronicsEngineers）于1987年將VHDL采納為IEEEl076標(biāo)準(zhǔn)（VHDLl987版本），并于于1993年升級(jí)為VHDLl993版本。VHDL經(jīng)過(guò)20多年的發(fā)展、、應(yīng)用和完善善，以其強(qiáng)大大的系統(tǒng)描述述能力、規(guī)范范的程序設(shè)計(jì)計(jì)結(jié)構(gòu)、靈活活的語(yǔ)言表達(dá)達(dá)風(fēng)格和多層層次的仿真測(cè)測(cè)試于段，在在電子設(shè)計(jì)領(lǐng)領(lǐng)域受到了普普遍的認(rèn)同和和廣泛的接受受，成為現(xiàn)代代EDA領(lǐng)域的首選硬硬件描述語(yǔ)言言。目前，流流行的EDA工具軟件全部部支持VHDL，它在EDA領(lǐng)域的學(xué)術(shù)交交流、電子設(shè)設(shè)計(jì)的存檔、、專用集成電電路（ASIC）設(shè)計(jì)等方面面，擔(dān)當(dāng)著不不可缺少的角角色。專家認(rèn)為，在在21世紀(jì)，VHDL與VerilogHDL語(yǔ)言將承擔(dān)起起幾乎全部的的數(shù)字系統(tǒng)設(shè)設(shè)計(jì)任務(wù)。顯然，VHDL是現(xiàn)代電子設(shè)設(shè)計(jì)師必須掌掌握的硬件設(shè)設(shè)計(jì)計(jì)算機(jī)語(yǔ)語(yǔ)言。概括起來(lái)，VHDL有以下幾個(gè)特特點(diǎn)：（1）VHDL具有強(qiáng)大的功功能，覆蓋面面廣，描述能能力強(qiáng)。VHDL支持門級(jí)電路路的描述，也支支持以寄存器器、存儲(chǔ)器、、總線及運(yùn)算算單元等構(gòu)成成的寄存器傳輸級(jí)級(jí)電路的描述，，還支持以行行為算法和結(jié)結(jié)構(gòu)的混合描描述為對(duì)象的的系統(tǒng)級(jí)電路的描述。（2）VHDL有良好的可讀讀性。它可以被計(jì)計(jì)算機(jī)接受，，也容易被讀讀者理解。用用VHDL書(shū)寫的源文件件，既是程序序又是文檔，，既可作為工工程技術(shù)人員員之間交換信信息的文件，，又可作為合合同簽約者之之間的文件。。（3）VHDL具有良好的可移移植性。作為一種已已被IEEE承認(rèn)的工業(yè)標(biāo)標(biāo)準(zhǔn)，VHDL事實(shí)上已成為為通用的硬件件描述語(yǔ)言，，可以在各種種不同的設(shè)計(jì)計(jì)環(huán)境和系統(tǒng)統(tǒng)平臺(tái)中使用用。（4）使用VHDL可以延長(zhǎng)設(shè)計(jì)計(jì)的生命周期期。用VHDL描述的硬件電電路與工藝無(wú)關(guān)，不會(huì)因工藝藝變化而使描描述過(guò)時(shí)。與與工藝有關(guān)的的參數(shù)可以通通過(guò)VHDL提供的屬性加加以描述，工工藝改變時(shí)，，只需要修改相應(yīng)程序中的的屬性參數(shù)即可。（5）VHDL支持對(duì)大規(guī)模模設(shè)計(jì)的分解解和已有設(shè)計(jì)計(jì)的再利用。VHDL可以描述復(fù)雜雜的電路系統(tǒng)統(tǒng)，支持對(duì)大大規(guī)模設(shè)計(jì)的的分解，由多多人、多項(xiàng)目目組來(lái)共同承承擔(dān)和完成。。標(biāo)準(zhǔn)化的規(guī)規(guī)則和風(fēng)格，，為設(shè)計(jì)的再再利用提供了了有力的支持持。（6）VHDL有利于保護(hù)知知識(shí)產(chǎn)權(quán)。用VHDL設(shè)計(jì)的專用集集成電路（ASIC），在設(shè)計(jì)文文件下載到集集成電路時(shí)可可以采用一定定的保密措施施，使其不易易被破譯和竊竊取。1.3.2VerilogHDLVerilogHDL也是目前應(yīng)用用最為廣泛的的硬件描述語(yǔ)語(yǔ)言，并被IEEE采納為IEEE#1364-1995標(biāo)準(zhǔn)（Verilog-1995版本），并于于2001年升級(jí)為Verilog-2001版本。VerilogHDL可以以用用來(lái)來(lái)進(jìn)進(jìn)行行各各種種層層次次的的邏邏輯輯設(shè)設(shè)計(jì)計(jì)，，也也可可以以進(jìn)進(jìn)行行數(shù)數(shù)字字系系采用用VerilogHDL進(jìn)行行電電路路設(shè)設(shè)計(jì)計(jì)的的最最VerilogHDL和VHDL都是是用用于于電電路路設(shè)設(shè)計(jì)計(jì)的的硬硬件件描描述述語(yǔ)語(yǔ)言言，，并并且且都都1.3.3AHDLAHDL（AlteraHardwareDescriptionLangua

AHDL是一種模塊化的硬件描述語(yǔ)言，它完全集成于Altera公司的MAX+PLUSII和QuartusII的軟件開(kāi)發(fā)系統(tǒng)中。AHDL特別適合于描述復(fù)雜的組合電路、組（group）運(yùn)算及狀態(tài)機(jī)、真值表和參數(shù)化的邏輯。用戶可以通過(guò)MAX+PLUSII的軟件開(kāi)發(fā)系統(tǒng)對(duì)AHDL源程序進(jìn)行編輯，并通過(guò)對(duì)源文件的編譯建立仿真、時(shí)域分析和器件編程的輸出文件。AH1.4可編編程程邏邏輯輯器器件件可編編在PLD沒(méi)有出出現(xiàn)之之前PLD的出現(xiàn)現(xiàn)，給給數(shù)字字系統(tǒng)統(tǒng)的傳傳統(tǒng)設(shè)設(shè)計(jì)法法帶來(lái)來(lái)了新1.5常用EDA工具EDA工具在在ED用EDA技術(shù)設(shè)計(jì)電路可以分為不同的技術(shù)環(huán)節(jié)，每一個(gè)環(huán)節(jié)中必須由對(duì)應(yīng)的軟件包或?qū)Ｓ玫腅DA工具獨(dú)立處理。EDA工具大致可以分為設(shè)計(jì)輸入編輯器、仿真器、HDL綜合器、適配器（或布局布線器）及下載器5個(gè)模塊。硬件描描述語(yǔ)語(yǔ)言（（HDL）給PLD和數(shù)字字系統(tǒng)統(tǒng)的設(shè)設(shè)計(jì)帶帶來(lái)了了新的的設(shè)計(jì)計(jì)方法法和理理念，，產(chǎn)生生了目目前最最常用用且稱稱為“自頂向向下”（Top-Down）的設(shè)設(shè)計(jì)法法。自頂向向下的的設(shè)計(jì)計(jì)采用功功能分分割的的方法法，從從頂層層設(shè)計(jì)計(jì)開(kāi)始始，逐逐次向向下將將設(shè)計(jì)計(jì)內(nèi)容容進(jìn)行行分塊塊和細(xì)細(xì)化。。在設(shè)設(shè)計(jì)過(guò)過(guò)程中中，采采用層層次化化和模模塊化化方式式，將將使系系統(tǒng)設(shè)設(shè)計(jì)變變得簡(jiǎn)簡(jiǎn)捷和和方便便。層層次化化設(shè)計(jì)計(jì)是分分層次次、分分模塊塊地進(jìn)進(jìn)行設(shè)設(shè)計(jì)描描述的的。描述器器件總總功能能的模模塊放放在最最上層層，稱為為頂層層設(shè)計(jì)計(jì)：描描述器器件某某一部部分功功能的的模塊塊放在在下層層，稱稱為底底層設(shè)設(shè)計(jì)；；底層層模塊塊還可可以再再向下下分層層，直直至最最后完完成硬硬件電電子系系統(tǒng)電電路的的整體體設(shè)計(jì)計(jì)。1.5.1設(shè)計(jì)輸輸入編編輯器器通常，，專業(yè)業(yè)的EDA工具供供應(yīng)商商或各各可編編程邏邏輯器器件廠廠商都都提供供EDA開(kāi)發(fā)工圖形輸輸入方方式與與PROTEL作圖相相似，，設(shè)計(jì)計(jì)過(guò)程程形HDL文本輸輸入方方式與與傳統(tǒng)統(tǒng)的計(jì)計(jì)算機(jī)機(jī)軟件件語(yǔ)言言編輯輯輸入入基本本一致致，就就是在在設(shè)計(jì)計(jì)輸入入編輯輯器的的支持持下，，使用用某種種硬件件描述述語(yǔ)言言（HDL）對(duì)設(shè)設(shè)計(jì)電電路進(jìn)進(jìn)行描描述當(dāng)然，在用EDA技術(shù)設(shè)計(jì)電路時(shí)，也可以利用圖形輸入與HDL文本輸入方式各自的優(yōu)勢(shì)，將它們結(jié)合起來(lái)，實(shí)現(xiàn)一個(gè)復(fù)雜的電路系統(tǒng)的設(shè)計(jì)。1.5.2仿真器器在EDA技術(shù)按仿真器對(duì)硬件描述語(yǔ)言不同的處理方式，可以分為編譯型仿真器和解釋型仿真器。編譯型仿真器速度較快，但需要預(yù)處理，因此不能及時(shí)修改：解釋型仿真器的速度一般，但可以隨時(shí)修改仿真環(huán)境和條件。

幾乎每每個(gè)EDA廠商都都提供供基于于VHDL和VerilogDHL的仿真真器。。常用用的仿仿真器器有ModelTechnology公司的的ModelSim、Cadence公司的的Verilog-XL和NC-Sim、Aldec公司的的ActiveHDL、Synopsys公司的的VCS等。1.5.3HDL綜合器器硬件描描述語(yǔ)語(yǔ)言誕誕生的HDL綜合合器器是是一一種種將將硬硬件件描描述述語(yǔ)語(yǔ)言言轉(zhuǎn)轉(zhuǎn)化化為為硬硬件件電電路路的的重重要要工工具具軟軟件件，在在使使用用EDA技術(shù)術(shù)實(shí)實(shí)施施電電路路設(shè)設(shè)計(jì)計(jì)中中，，HDL綜合合器器完完成成電電路路化化簡(jiǎn)簡(jiǎn)、、算算法法優(yōu)優(yōu)化化、、硬硬件件結(jié)結(jié)構(gòu)構(gòu)細(xì)細(xì)化化等等操操作作。。HDL綜合合器器在在把把可可綜綜合合的的HDL（VHDL或VerilogHDL）轉(zhuǎn)轉(zhuǎn)化化為為硬硬件件電電路路時(shí)時(shí)，，一一般般要要經(jīng)經(jīng)過(guò)過(guò)兩兩個(gè)個(gè)步步驟驟：第1步，HDL綜合合器器對(duì)對(duì)VHDL或VerilogHDL進(jìn)行行處處理理分分析析，，并并將將其其轉(zhuǎn)換換成成電電路路結(jié)結(jié)構(gòu)構(gòu)或或模模塊塊，這這時(shí)時(shí)不不考考慮慮實(shí)實(shí)際際器器件件實(shí)實(shí)現(xiàn)現(xiàn)，，即即完完全全與與硬硬件件無(wú)無(wú)關(guān)關(guān)，，這這個(gè)個(gè)過(guò)過(guò)程程是是一一個(gè)個(gè)通通用用電電路路原原理理圖圖形形成成的的過(guò)過(guò)程程：：第2步，對(duì)實(shí)際實(shí)現(xiàn)現(xiàn)目標(biāo)器件的的結(jié)構(gòu)進(jìn)行優(yōu)化，并使之滿足足各種約束條條件，優(yōu)化關(guān)關(guān)鍵路徑，等等等。HDL綜合器的輸出出文件一般是是網(wǎng)表文件，，是一種用于于電路設(shè)汁數(shù)數(shù)據(jù)交換和交交流的工業(yè)標(biāo)標(biāo)準(zhǔn)化格式的的文件，或是是直接用HDL表達(dá)的標(biāo)準(zhǔn)格格式的網(wǎng)表文文件，或是對(duì)對(duì)應(yīng)FPGA／CPLD器件廠商的網(wǎng)網(wǎng)表文件。HDL綜合器是EDA設(shè)計(jì)流程中的的一個(gè)獨(dú)立的的設(shè)計(jì)步驟，，它往往被其其他EDA環(huán)節(jié)調(diào)用，以以便完成整個(gè)個(gè)設(shè)計(jì)流程。。HDL綜合器的調(diào)用用具有前臺(tái)模模式和后臺(tái)模模式兩種。用用前臺(tái)模式調(diào)調(diào)用時(shí)，可以以從計(jì)算機(jī)的的顯示器上看看到調(diào)用窗口口界面：用后后臺(tái)模式（也也稱為控制模模式）調(diào)用時(shí)時(shí)，不出現(xiàn)圖圖形窗口界面面，僅在后臺(tái)臺(tái)運(yùn)行。1.5.4適配器（布局局布線器）適配也稱為結(jié)結(jié)構(gòu)綜合，適配器的任務(wù)務(wù)是完成在目目標(biāo)系統(tǒng)器件件上的布局布布線。適配通常都都由可編程器器件廠商提供供的專用軟件件來(lái)完成，這這些軟件可以以單獨(dú)存在，，也可嵌入在在集成EDA開(kāi)發(fā)環(huán)境中。。適配器最后輸輸出的是各廠廠商自己定義義的下載文件件，下載到目目標(biāo)器件后即即可實(shí)現(xiàn)電路路設(shè)計(jì)。1.5.5下載器（編程程器）下載器的任務(wù)務(wù)是把電路設(shè)設(shè)計(jì)結(jié)果下載載到實(shí)際器件件中，實(shí)現(xiàn)硬硬件設(shè)計(jì)。下下載軟件一般般由可編程邏邏輯器件廠商商提供，或嵌嵌入到EDA開(kāi)發(fā)平臺(tái)中。。HDL綜合器是一種種將硬件描述述語(yǔ)言轉(zhuǎn)化為為硬件電路的的重要工具軟軟件，在使用用EDA技術(shù)實(shí)施電路路設(shè)計(jì)中，HDL綜合器完成電電路化簡(jiǎn)、算算法優(yōu)化、硬硬件結(jié)構(gòu)細(xì)化化等操作。HDL綜合器在把可可綜合的HDL（VHDL或VerilogHDL）轉(zhuǎn)化為硬件件電路時(shí)，一一般要經(jīng)過(guò)兩兩個(gè)步驟：第第1步，HDL綜合器對(duì)VHDL或VerilogHDL進(jìn)行處理分析析，并將其轉(zhuǎn)轉(zhuǎn)換成電路結(jié)結(jié)構(gòu)或模塊，，這時(shí)不考慮慮實(shí)際器件實(shí)實(shí)現(xiàn)，即完全全與硬件無(wú)關(guān)關(guān)，這個(gè)過(guò)程程是一個(gè)通用用電路原理圖圖形成的過(guò)程程：第2步，對(duì)實(shí)際實(shí)實(shí)現(xiàn)目標(biāo)器件件的結(jié)構(gòu)進(jìn)行行優(yōu)化，并使使之滿足各種種約束條件，，優(yōu)化關(guān)鍵路路徑，等等。。HDL綜合器的輸出出文件一般是是網(wǎng)表文件，，是一種用于于電路設(shè)汁數(shù)數(shù)據(jù)交換和交交流的工業(yè)標(biāo)標(biāo)準(zhǔn)化格式的的文件，或是是直接用HDL表達(dá)的標(biāo)準(zhǔn)格格式的網(wǎng)表文文件，或是對(duì)對(duì)應(yīng)FPGA／CPLD器件廠商的網(wǎng)網(wǎng)表文件。H