集成電路實(shí)驗(yàn)教案課件

集成電路實(shí)驗(yàn)集成電路實(shí)驗(yàn)12實(shí)驗(yàn)一內(nèi)容1）反相器的電路仿真2）Layout的認(rèn)識3）反相器Layout設(shè)計(jì)4）DRC驗(yàn)證（Diva）5）LVS驗(yàn)證（Dracula）6)LPE&PostLayoutSimulation

（Dracula）第1頁/共79頁2實(shí)驗(yàn)一內(nèi)容1）反相器的電路仿真第1頁/共79頁3實(shí)驗(yàn)二內(nèi)容1）NAND門電路仿真2）NAND門電路Layout設(shè)計(jì)3）DRC驗(yàn)證4）LVS驗(yàn)證5)LPE&PostLayoutSimulation第2頁/共79頁3實(shí)驗(yàn)二內(nèi)容1）NAND門電路仿真第2頁/共79頁4WuxiMI0.5umCMOSProcessPMOSN-wellP+(pplus)Island(Active)PolyMetal1ContactPdiff第3頁/共79頁4WuxiMI0.5umCMOSProcessPM5WuxiMI0.5umCMOSProcessNMOSN+(nplus)Island(Active)PolyMetal1ContactNdiff第4頁/共79頁5WuxiMI0.5umCMOSProcessNM6實(shí)驗(yàn)一內(nèi)容1）反相器的電路仿真2）Layout的認(rèn)識3）反相器Layout設(shè)計(jì)4）DRC驗(yàn)證5）LVS驗(yàn)證6)LPE&PostLayoutSimulation第5頁/共79頁6實(shí)驗(yàn)一內(nèi)容1）反相器的電路仿真第5頁/共79頁7使用Cadence版圖工具Virtuoso設(shè)計(jì)

反相器第6頁/共79頁7使用Cadence版圖工具Virtuoso設(shè)計(jì)

反相器第681登陸用戶名：icer密碼：123456第7頁/共79頁81登陸用戶名：icer密碼：12345692檢查環(huán)境（1）在icer目錄下有display.drf和tech.file兩個(gè)文件。（2）有bd07.lvs，bd07.lpe，divaDRC.rul三個(gè)文件。這三個(gè)文件的位置可以為其他地方，但必須知道其路徑。第8頁/共79頁92檢查環(huán)境（1）在icer目錄下有display.drf103運(yùn)行Virtuoso（1）打開一個(gè)terminal;（2）terminal內(nèi)運(yùn)行icfb&（3）注意：我是打開terminal，直接運(yùn)行icfb&命令的。第9頁/共79頁103運(yùn)行Virtuoso（1）打開一個(gè)terminal;114建立庫和單元（1）建立一個(gè)庫說明：庫的名字包含自己的名字和學(xué)號的個(gè)人信息，以便檢查。如：李賽男（學(xué)號：0806024102），建的庫名為LSN02彭巧君（學(xué)號：0806044101），建的庫名為PQJ01（2）建立一個(gè)單元單元名字統(tǒng)一，以便出錯(cuò)時(shí)好處理：反相器單元名：INV與非門單元名：NAND講課過程中，我的示例中的庫名為：mylab，單元名為inv。第10頁/共79頁114建立庫和單元（1）建立一個(gè)庫講課過程中，我的示例中的12開始畫INV開始畫之前認(rèn)識一下整體設(shè)計(jì)的結(jié)果第11頁/共79頁12開始畫INV開始畫之前認(rèn)識一下整體設(shè)計(jì)的結(jié)果第11頁/共13第12頁/共79頁13第12頁/共79頁141畫N-well第13頁/共79頁141畫N-well第13頁/共79頁152PMOS和NMOS的active區(qū)也包括制作襯底接觸的active第14頁/共79頁152PMOS和NMOS的active區(qū)也包括制作襯底163形成poly-si和柵氧化層第15頁/共79頁163形成poly-si和柵氧化層第15頁/共79頁174形成NMOS的源漏的摻雜也包括制作PMOS襯底接觸的摻雜第16頁/共79頁174形成NMOS的源漏的摻雜也包括制作PMOS襯底接觸的185形成PMOS的源漏的摻雜也包括制作NMOS襯底接觸的摻雜第17頁/共79頁185形成PMOS的源漏的摻雜也包括制作NMOS襯底接觸的196形成contact孔以及歐姆接觸的重?fù)诫s第18頁/共79頁196形成contact孔以及歐姆接觸的重?fù)诫s第18頁/共207形成金屬層第19頁/共79頁207形成金屬層第19頁/共79頁218金屬層標(biāo)注第20頁/共79頁218金屬層標(biāo)注第20頁/共79頁22至此就完成了反相器Layout的設(shè)計(jì)，但是設(shè)計(jì)的Layout是否有問題，還需要檢查和驗(yàn)證？

下面介紹反相器Layout的DRC,LVS，LPE和PostLayoutSimulation。

注意其中的驗(yàn)證步驟、方法和設(shè)置第21頁/共79頁22至此就完成了反相器Layout的設(shè)計(jì)，但是設(shè)計(jì)的Layo23DRC,LVS,LPEDRC:DesignRuleCheckLVS:LayoutVersusSchematicLPE:LayoutParasiticExtractionDivaandDracula第22頁/共79頁23DRC,LVS,LPEDRC:DesignR2022/12/21

Cadence設(shè)計(jì)系統(tǒng)介紹

第23頁/共79頁2022/12/19第23頁/共79頁2425

Cadence系統(tǒng)概述版圖設(shè)計(jì)工具－VirtuosoLE版圖驗(yàn)證工具－Diva版圖驗(yàn)證工具－Dracula第24頁/共79頁25Cadence系統(tǒng)概述版圖設(shè)計(jì)工具－Virtuoso26Cadence概述

為什么要學(xué)習(xí)Cadence工具第25頁/共79頁26Cadence概述為什么要學(xué)習(xí)第25頁/共79頁27Cadence概述集成電路發(fā)展趨勢第26頁/共79頁27Cadence概述集成電路發(fā)展趨勢第26頁/共79頁28Cadence概述市場需求以及工藝技術(shù)的發(fā)展使得設(shè)計(jì)復(fù)雜度提高，為滿足這樣的需求，我們必須掌握最強(qiáng)大的EDA工具

第27頁/共79頁28Cadence概述市場需求以及工藝技術(shù)的發(fā)展使得設(shè)計(jì)第29Cadence概述VHDL仿真行為綜合邏輯綜合可測性設(shè)計(jì)低功耗設(shè)計(jì)布局布線后仿真SynopsysAltaEpicSynopsysIKOSCadenceCompassSynopsysVantageIKOSVantageCadenceSynopsysSynopsysCompassMentorGraphicsCadenceAvant!MentorGraphicsSunriseSynopsysCompass第28頁/共79頁29Cadence概述VHDL仿真行為綜合邏輯綜合可測性設(shè)30Cadence概述全球最大的EDA公司提供系統(tǒng)級至版圖級的全線解決方案系統(tǒng)龐雜，工具眾多，不易入手除綜合外，在系統(tǒng)設(shè)計(jì)，在前端設(shè)計(jì)輸入和仿真，自動(dòng)布局布線，版圖設(shè)計(jì)和驗(yàn)證等領(lǐng)域居行業(yè)領(lǐng)先地位具有廣泛的應(yīng)用支持電子設(shè)計(jì)工程師必須掌握的工具之一第29頁/共79頁30Cadence概述全球最大的EDA公司第29頁/共31Cadence概述System-LevelDesignFunctionVerificationEmulationandAccelerationSynthesis/Place-and-RouteAnalog,RF,andMixed-SignalDesignPhysicalVerificationandAnalysisICPackagingPCBDesign第30頁/共79頁31Cadence概述System-LevelDesig32集成電路設(shè)計(jì)流程

客戶功能定義電路生成功能驗(yàn)證測試生成布局布線后仿真算法設(shè)計(jì)邏輯綜合可測性設(shè)計(jì)低功耗設(shè)計(jì)版圖驗(yàn)證設(shè)計(jì)規(guī)則檢查互連參數(shù)提取第31頁/共79頁32集成電路設(shè)計(jì)流程客戶功能定義電路生成功能驗(yàn)證測試生成33

Cadence系統(tǒng)概述版圖設(shè)計(jì)工具－VirtuosoLE版圖驗(yàn)證工具－Diva版圖驗(yàn)證工具－Dracula第32頁/共79頁33Cadence系統(tǒng)概述版圖設(shè)計(jì)工具－Virtuoso34版圖設(shè)計(jì)工具－VirtuosoLEVirtuosoLayoutEditor－版圖編輯大師

Cadence最精華的部分在哪里VirtuosoLayoutEditor界面漂亮友好功能強(qiáng)大完備操作方便高效第33頁/共79頁34版圖設(shè)計(jì)工具－VirtuosoLEVirtuosoL35版圖設(shè)計(jì)工具－VirtuosoLE目標(biāo)理解LayoutEditor環(huán)境學(xué)會如何使用LayoutEditor學(xué)會運(yùn)行交互DRC&LVS學(xué)會將設(shè)計(jì)轉(zhuǎn)為Streamformat學(xué)會定制版圖編輯環(huán)境第34頁/共79頁35版圖設(shè)計(jì)工具－VirtuosoLE目標(biāo)理解Layou36版圖設(shè)計(jì)工具－VirtuosoLE主要編輯命令Undo－取消Redo－恢復(fù)Move－移動(dòng)Copy－復(fù)制Stretch－拉伸Delete－刪除Merge－合并Search－搜索編輯命令非常友好，先點(diǎn)擊命令，然后對目標(biāo)圖形進(jìn)行操作第35頁/共79頁36版圖設(shè)計(jì)工具－VirtuosoLE主要編輯命令編輯命令37版圖設(shè)計(jì)工具－VirtuosoLE主要?jiǎng)?chuàng)建命令Rectangle－矩形Polygon－多邊形Path－互聯(lián)Label－標(biāo)簽Instance－例元Contact－通孔現(xiàn)在LSW中選中層，然后點(diǎn)擊創(chuàng)建命令，在畫相應(yīng)圖形第36頁/共79頁37版圖設(shè)計(jì)工具－VirtuosoLE主要?jiǎng)?chuàng)建命令現(xiàn)在LS38

Cadence系統(tǒng)概述版圖設(shè)計(jì)工具－VirtuosoLE版圖驗(yàn)證工具－Diva版圖驗(yàn)證工具－Dracula第37頁/共79頁38Cadence系統(tǒng)概述版圖設(shè)計(jì)工具－Virtuoso39設(shè)計(jì)流程

第38頁/共79頁39設(shè)計(jì)流程第38頁/共79頁40版圖驗(yàn)證版圖驗(yàn)證的必要性？確保版圖繪制滿足設(shè)計(jì)規(guī)則確保版圖與實(shí)際電路圖一致確保版圖沒有違反電氣規(guī)則可供參數(shù)提取以便進(jìn)行后模擬第39頁/共79頁40版圖驗(yàn)證版圖驗(yàn)證的必要性？第39頁/共79頁41Cadence版圖驗(yàn)證工具Diva

Diva是Cadence的版圖編輯大師Virtuoso集成的交互式版圖驗(yàn)證工具，具有使用方便、操作快捷的特點(diǎn)，非常適合中小規(guī)模單元的版圖驗(yàn)證。

Dracula

Dracula（吸血鬼）是Cadence的一個(gè)獨(dú)立的版圖驗(yàn)證工具，按批處理方式工作，功能十分強(qiáng)大，目前是完整芯片驗(yàn)證的標(biāo)準(zhǔn)。第40頁/共79頁41Cadence版圖驗(yàn)證工具Diva第40頁/共79頁42版圖驗(yàn)證工具－DIVA

Diva－DesignInteractiveVerificationAutomation

DIVA是Cadence軟件中的驗(yàn)證工具集，用它可以找出并糾正設(shè)計(jì)中的錯(cuò)誤.它除了可以處理物理版圖和準(zhǔn)備好的電氣數(shù)據(jù)，從而進(jìn)行版圖和線路圖的對查（LVS）外。還可以在設(shè)計(jì)的初期就進(jìn)行版圖檢查，盡早發(fā)現(xiàn)錯(cuò)誤并互動(dòng)地把錯(cuò)誤顯示出來，有利于及時(shí)發(fā)現(xiàn)錯(cuò)誤所在，易于糾正。

第41頁/共79頁42版圖驗(yàn)證工具－DIVADiva－DesignInt43版圖驗(yàn)證工具－DIVARemark:Diva中各個(gè)組件之間是互相聯(lián)系的，有時(shí)候一個(gè)組件的執(zhí)行要依賴另一個(gè)組件先執(zhí)行。例如：要執(zhí)行LVS就先要執(zhí)行DRC。

運(yùn)行Diva之前，要準(zhǔn)備好規(guī)則驗(yàn)證文件，這些文件有默認(rèn)名稱：做DRC時(shí)的文件應(yīng)以divaDRC.rul命名，版圖提取文件以divaEXT.rul命名。做LVS時(shí)規(guī)則文件應(yīng)以divaLVS.rul命名。第42頁/共79頁43版圖驗(yàn)證工具－DIVARemark:第42頁/共79頁44版圖驗(yàn)證工具－DIVADRC:對IC版圖做幾何空間檢查，以確保線路能夠被特定加工工藝實(shí)現(xiàn)。ERC:檢查電源、地的短路，懸空器件和節(jié)點(diǎn)等電氣特性。LVS:將版圖與電路原理圖做對比，以檢查電路的連接，與MOS的長寬值是否匹配。LPE:從版圖數(shù)據(jù)庫提取電氣參數(shù)（如MOS的W、L值

BJT、二極管的面積，周長，結(jié)點(diǎn)寄生電容等）并以Hspice網(wǎng)表方式表示電路。

第43頁/共79頁44版圖驗(yàn)證工具－DIVADRC:對IC版圖做幾何空間檢45DivaDRC檢查要拷貝divaDRC.rul到/home/icer/mylab里，mylab是自己建的庫名，每個(gè)人根據(jù)自己的情況而定。從Verify里選擇DRC，如下圖設(shè)置，點(diǎn)擊OK。第44頁/共79頁45DivaDRC檢查要拷貝divaDRC.rul到/ho46DivaDRC檢查DRC檢查結(jié)果如下圖：errors為0，表示通過檢查。第45頁/共79頁46DivaDRC檢查DRC檢查結(jié)果如下圖：errors為47版圖驗(yàn)證工具－DIVA

Diva查錯(cuò):錯(cuò)誤在版圖文件中會高亮顯示，很容易觀察到。另外也可以選擇Verify-Markers-Find菜單來幫助找錯(cuò)。單擊菜單后會彈出一個(gè)窗口，在這個(gè)窗口中單擊apply就可以顯示第一個(gè)錯(cuò)誤。同樣，可以選擇Verify-Markers-Explain來看錯(cuò)誤的原因提示。選中該菜單后，用鼠標(biāo)在版圖上出錯(cuò)了的地方單擊就可以了。也可以選擇Verify-Markers-Delete把這些錯(cuò)誤提示刪除。

第46頁/共79頁47版圖驗(yàn)證工具－DIVADiva查錯(cuò):第46頁/共7948

Cadence系統(tǒng)概述版圖設(shè)計(jì)工具－VirtuosoLE版圖驗(yàn)證工具－Diva版圖驗(yàn)證工具－Dracula第47頁/共79頁48Cadence系統(tǒng)概述版圖設(shè)計(jì)工具－Virtuoso49版圖驗(yàn)證工具－DraculaDracula（吸血鬼）是

Cadence的一個(gè)獨(dú)立的版圖驗(yàn)證工具，它采用批處理的工作方式。Dracula功能強(qiáng)大，目前被認(rèn)為布局驗(yàn)證的標(biāo)準(zhǔn)，幾乎全世界所有的

IC公司都拿它作

sigh-off的憑據(jù)。特別是對整個(gè)芯片版圖的最后驗(yàn)證，一定要交由

Dracula處理。

第48頁/共79頁49版圖驗(yàn)證工具－DraculaDracula（吸血鬼）是50版圖驗(yàn)證工具－DraculaBasicsofDraculaVerication版圖驗(yàn)證與工藝相關(guān)-需要工藝信息數(shù)據(jù)庫版圖驗(yàn)證輸入-版圖數(shù)據(jù)(GDSII格式);網(wǎng)表信息(用于LVS);工藝相關(guān)信息第49頁/共79頁50版圖驗(yàn)證工具－DraculaBasicsofDrac51版圖驗(yàn)證工具－DraculaDracula主要功能:

1．設(shè)計(jì)規(guī)則檢查－DRC2．電氣規(guī)則檢查－ERC3．版圖&原理圖一致性檢查－LVS4．版圖參數(shù)提取－LPE5．寄生電阻提?。璓RE第50頁/共79頁51版圖驗(yàn)證工具－DraculaDracula主要功能:

52版圖驗(yàn)證工具－DraculaDracula的處理流程第51頁/共79頁52版圖驗(yàn)證工具－DraculaDracula的處理流程第53版圖驗(yàn)證工具－DraculaHowtoUseDraculaTool創(chuàng)建/獲取命令文件;填充設(shè)計(jì)數(shù)據(jù)信息;編譯命令文件;提交執(zhí)行文件;查詢驗(yàn)證結(jié)果報(bào)表并修改錯(cuò)誤;第52頁/共79頁53版圖驗(yàn)證工具－DraculaHowtoUseDra54版圖驗(yàn)證工具－Dracula版圖－>GDSII格式轉(zhuǎn)換

WHY：Dracula處理對象是GDSII文件操作步驟：執(zhí)行：CIW－>File－>Export－>Stream……………….第53頁/共79頁54版圖驗(yàn)證工具－Dracula版圖－>GDSII格式轉(zhuǎn)換55Dracula-DRC

FunctionofDRC檢查布局設(shè)計(jì)與制程規(guī)則的一致性;基本設(shè)計(jì)規(guī)則包括各層width,spcing及不同層之間的spcing,enclosure等關(guān)系;設(shè)計(jì)規(guī)則的規(guī)定是基于processvariation,equipmentlimitation,circuitreliability;特殊情況下,設(shè)計(jì)規(guī)則允許有部分彈性;第54頁/共79頁55Dracula-DRCFunctionofDRC第56Dracula-LVSDraculaLVS(包含器件提取）步驟:1.把版圖的GDSII文件導(dǎo)出到含有LVS規(guī)則文件的目錄；2.把單元的hspice網(wǎng)單文件導(dǎo)出到含有LVS規(guī)則文件的目錄；3.更改LVS規(guī)則文件中的INDISK和PRIMARY值；4.在控制終端的含LVS規(guī)則文件的目錄下輸入：％LOGLVS％htv％case％cir/home/icer/test/inv.sp(網(wǎng)表的路徑)第55頁/共79頁56Dracula-LVSDraculaLVS(包含器件提57Dracula-LVS%coninv（網(wǎng)表中單元名）%exit_____________________________%PDRACULA%/g/home/icer/test/bd07.lvs(LVS規(guī)則文件名)%/f%./第56頁/共79頁57Dracula-LVS%coninv（網(wǎng)表中單58Dracula-LVSLVS比較結(jié)果查看:按上述步驟執(zhí)行完LVS后，工作目錄下會生成名為lvsout.lvs的文件，打開此文件可以查看LVS結(jié)果報(bào)告。如果版圖與電路圖匹配，會顯示“LAYOUTANDSCHEMATICMATCHED”，否則，會列出Discrepancy項(xiàng)，并注有不能匹配的部分在版圖中的坐標(biāo)和網(wǎng)單中的器件名。第57頁/共79頁58Dracula-LVSLVS比較結(jié)果查看:第57頁/共59產(chǎn)生GDSII文件，為LVS做準(zhǔn)備拷貝divaDRC.rul到/home/icer/mylab里，mylab是自己建的庫名，每個(gè)人根據(jù)自己的情況而定。從Verify里選擇DRC，如下圖設(shè)置，點(diǎn)擊OK。第58頁/共79頁59產(chǎn)生GDSII文件，為LVS做準(zhǔn)備拷貝divaDRC.r60DRACULALVS檢查執(zhí)行如下指令：（1）先在icer下建立一個(gè)test文件夾，test文件夾下建一個(gè)run的文件夾。使用mkdir/test/run完成。（2）拷貝bd07.lvs和inv.gds和INV.sp到test文件夾里。修改bd07.lvs如下圖中所示。第59頁/共79頁60DRACULALVS檢查執(zhí)行如下指令：（1）先在ice61第60頁/共79頁61第60頁/共79頁62LVS輸出報(bào)告(報(bào)告文件為lvsout.lvs)第61頁/共79頁62LVS輸出報(bào)告(報(bào)告文件為lvsout.lv63LVS輸出報(bào)告第62頁/共79頁63LVS輸出報(bào)告第62頁/共79頁64LVS輸出報(bào)告第63頁/共79頁64LVS輸出報(bào)告第63頁/共79頁65Dracula-LPE在控制終端的含LVS規(guī)則文件的目錄下輸入：%PDRACULA%:/g/home/icer/test/bd07.lpe

(LPE規(guī)則文件名)%:/f%./第64頁/共79頁65Dracula-LPE在控制終端的含LVS規(guī)則文件的目錄66LPE輸出帶有寄生參數(shù)的網(wǎng)表：PRENET.DAT第65頁/共79頁66LPE輸出帶有寄生參數(shù)的網(wǎng)表：PRENET.DAT第6567LPE輸出帶有寄生參數(shù)的網(wǎng)表：PRENET.DAT第66頁/共79頁67LPE輸出帶有寄生參數(shù)的網(wǎng)表：PRENET.DAT第6668LPE輸出帶有寄生參數(shù)的網(wǎng)表：PRENET.DAT第67頁/共79頁68LPE輸出帶有寄生參數(shù)的網(wǎng)表：PRENET.DAT第6769PostLayoutSimulation利用LPE得到的網(wǎng)表進(jìn)行后仿真，使用前仿真的激勵(lì)進(jìn)行仿真（通?？梢园袻PE得到的網(wǎng)表做成一個(gè)subckt，然后調(diào)用，就很方便。）

后仿真顯示：功能沒問題！第68頁/共79頁69PostLayoutSimulation利用70實(shí)驗(yàn)二內(nèi)容1）NAND門電路仿真2）NAND門電路Layout設(shè)計(jì)3）DRC驗(yàn)證4）LVS驗(yàn)證5)LPE&PostLayoutSimulation(選做)第69頁/共79頁70實(shí)驗(yàn)二內(nèi)容1）NAND門電路仿真第69頁/共79頁71電路的網(wǎng)表怎么寫？*Lab1Inverter.sp*********SPICELibrary**************.include'hua05.sp'*****************************************.globalvddgndM1OUTINVDDVDDPMOSW=20uL=0.6uM2OUTINGNDGNDNMOSW=10uL=0.6uV1VDDGND5V2INGNDPULSE(050ns0.5ns0.5ns5ns10ns).OPTIONSPOST.tran0.01ns60ns.end

參考反相器的設(shè)計(jì)第70頁/共79頁71電路的網(wǎng)表怎么寫？*Lab1Inverter.sp72第71頁/共79頁72第71頁/共79頁73第72頁/共79頁73第72頁/共79頁74NANDINV如何畫NAND第73頁/共79頁74NANDINV如何畫NAND第73頁/共79頁75如何進(jìn)行PostLayoutSimulation?第74頁/共79頁75如何進(jìn)行PostLayoutSimulation?第76實(shí)驗(yàn)要求（1）實(shí)驗(yàn)前完成SPICE仿真；（2）實(shí)驗(yàn)前完成前一實(shí)驗(yàn)的PostSim。（3）當(dāng)個(gè)實(shí)驗(yàn)的課堂完成版圖設(shè)計(jì)和DRC、LVS、LPE。（4）完成實(shí)驗(yàn)報(bào)告第75頁/共79頁76實(shí)驗(yàn)要求（1）實(shí)驗(yàn)前完成SPICE仿真；第75頁/共7977實(shí)驗(yàn)報(bào)告要求紙實(shí)驗(yàn)報(bào)告（需要對實(shí)驗(yàn)結(jié)果作出分析）電子文檔實(shí)驗(yàn)報(bào)告1）實(shí)驗(yàn)報(bào)告書2）版圖gds文件3）spice網(wǎng)表文件4）DRC驗(yàn)證無錯(cuò)截圖5）LVS報(bào)告6）LPE得到的PRENET.DAT文件7）PostLayoutSimulation的spice網(wǎng)表文件第76頁/共79頁77實(shí)驗(yàn)報(bào)告要求紙實(shí)驗(yàn)報(bào)告（需要對實(shí)驗(yàn)結(jié)果作出分析）第7678如何進(jìn)行第四個(gè)實(shí)驗(yàn)

Ｄ觸發(fā)器（DFF）的設(shè)計(jì)第77頁/共79頁78如何進(jìn)行第四個(gè)實(shí)驗(yàn)

Ｄ觸發(fā)器（DFF）的設(shè)計(jì)第77頁/共79第78頁/共79頁79第78頁/共79頁EE14180感謝您的觀看！第79頁/共79頁EE14180感謝您的觀看！第79頁/共79頁集成電路實(shí)驗(yàn)集成電路實(shí)驗(yàn)8182實(shí)驗(yàn)一內(nèi)容1）反相器的電路仿真2）Layout的認(rèn)識3）反相器Layout設(shè)計(jì)4）DRC驗(yàn)證（Diva）5）LVS驗(yàn)證（Dracula）6)LPE&PostLayoutSimulation

（Dracula）第1頁/共79頁2實(shí)驗(yàn)一內(nèi)容1）反相器的電路仿真第1頁/共79頁83實(shí)驗(yàn)二內(nèi)容1）NAND門電路仿真2）NAND門電路Layout設(shè)計(jì)3）DRC驗(yàn)證4）LVS驗(yàn)證5)LPE&PostLayoutSimulation第2頁/共79頁3實(shí)驗(yàn)二內(nèi)容1）NAND門電路仿真第2頁/共79頁84WuxiMI0.5umCMOSProcessPMOSN-wellP+(pplus)Island(Active)PolyMetal1ContactPdiff第3頁/共79頁4WuxiMI0.5umCMOSProcessPM85WuxiMI0.5umCMOSProcessNMOSN+(nplus)Island(Active)PolyMetal1ContactNdiff第4頁/共79頁5WuxiMI0.5umCMOSProcessNM86實(shí)驗(yàn)一內(nèi)容1）反相器的電路仿真2）Layout的認(rèn)識3）反相器Layout設(shè)計(jì)4）DRC驗(yàn)證5）LVS驗(yàn)證6)LPE&PostLayoutSimulation第5頁/共79頁6實(shí)驗(yàn)一內(nèi)容1）反相器的電路仿真第5頁/共79頁87使用Cadence版圖工具Virtuoso設(shè)計(jì)

反相器第6頁/共79頁7使用Cadence版圖工具Virtuoso設(shè)計(jì)

反相器第6881登陸用戶名：icer密碼：123456第7頁/共79頁81登陸用戶名：icer密碼：123456892檢查環(huán)境（1）在icer目錄下有display.drf和tech.file兩個(gè)文件。（2）有bd07.lvs，bd07.lpe，divaDRC.rul三個(gè)文件。這三個(gè)文件的位置可以為其他地方，但必須知道其路徑。第8頁/共79頁92檢查環(huán)境（1）在icer目錄下有display.drf903運(yùn)行Virtuoso（1）打開一個(gè)terminal;（2）terminal內(nèi)運(yùn)行icfb&（3）注意：我是打開terminal，直接運(yùn)行icfb&命令的。第9頁/共79頁103運(yùn)行Virtuoso（1）打開一個(gè)terminal;914建立庫和單元（1）建立一個(gè)庫說明：庫的名字包含自己的名字和學(xué)號的個(gè)人信息，以便檢查。如：李賽男（學(xué)號：0806024102），建的庫名為LSN02彭巧君（學(xué)號：0806044101），建的庫名為PQJ01（2）建立一個(gè)單元單元名字統(tǒng)一，以便出錯(cuò)時(shí)好處理：反相器單元名：INV與非門單元名：NAND講課過程中，我的示例中的庫名為：mylab，單元名為inv。第10頁/共79頁114建立庫和單元（1）建立一個(gè)庫講課過程中，我的示例中的92開始畫INV開始畫之前認(rèn)識一下整體設(shè)計(jì)的結(jié)果第11頁/共79頁12開始畫INV開始畫之前認(rèn)識一下整體設(shè)計(jì)的結(jié)果第11頁/共93第12頁/共79頁13第12頁/共79頁941畫N-well第13頁/共79頁141畫N-well第13頁/共79頁952PMOS和NMOS的active區(qū)也包括制作襯底接觸的active第14頁/共79頁152PMOS和NMOS的active區(qū)也包括制作襯底963形成poly-si和柵氧化層第15頁/共79頁163形成poly-si和柵氧化層第15頁/共79頁974形成NMOS的源漏的摻雜也包括制作PMOS襯底接觸的摻雜第16頁/共79頁174形成NMOS的源漏的摻雜也包括制作PMOS襯底接觸的985形成PMOS的源漏的摻雜也包括制作NMOS襯底接觸的摻雜第17頁/共79頁185形成PMOS的源漏的摻雜也包括制作NMOS襯底接觸的996形成contact孔以及歐姆接觸的重?fù)诫s第18頁/共79頁196形成contact孔以及歐姆接觸的重?fù)诫s第18頁/共1007形成金屬層第19頁/共79頁207形成金屬層第19頁/共79頁1018金屬層標(biāo)注第20頁/共79頁218金屬層標(biāo)注第20頁/共79頁102至此就完成了反相器Layout的設(shè)計(jì)，但是設(shè)計(jì)的Layout是否有問題，還需要檢查和驗(yàn)證？

下面介紹反相器Layout的DRC,LVS，LPE和PostLayoutSimulation。

注意其中的驗(yàn)證步驟、方法和設(shè)置第21頁/共79頁22至此就完成了反相器Layout的設(shè)計(jì)，但是設(shè)計(jì)的Layo103DRC,LVS,LPEDRC:DesignRuleCheckLVS:LayoutVersusSchematicLPE:LayoutParasiticExtractionDivaandDracula第22頁/共79頁23DRC,LVS,LPEDRC:DesignR2022/12/21

Cadence設(shè)計(jì)系統(tǒng)介紹

第23頁/共79頁2022/12/19第23頁/共79頁104105

Cadence系統(tǒng)概述版圖設(shè)計(jì)工具－VirtuosoLE版圖驗(yàn)證工具－Diva版圖驗(yàn)證工具－Dracula第24頁/共79頁25Cadence系統(tǒng)概述版圖設(shè)計(jì)工具－Virtuoso106Cadence概述

為什么要學(xué)習(xí)Cadence工具第25頁/共79頁26Cadence概述為什么要學(xué)習(xí)第25頁/共79頁107Cadence概述集成電路發(fā)展趨勢第26頁/共79頁27Cadence概述集成電路發(fā)展趨勢第26頁/共79頁108Cadence概述市場需求以及工藝技術(shù)的發(fā)展使得設(shè)計(jì)復(fù)雜度提高，為滿足這樣的需求，我們必須掌握最強(qiáng)大的EDA工具

第27頁/共79頁28Cadence概述市場需求以及工藝技術(shù)的發(fā)展使得設(shè)計(jì)第109Cadence概述VHDL仿真行為綜合邏輯綜合可測性設(shè)計(jì)低功耗設(shè)計(jì)布局布線后仿真SynopsysAltaEpicSynopsysIKOSCadenceCompassSynopsysVantageIKOSVantageCadenceSynopsysSynopsysCompassMentorGraphicsCadenceAvant!MentorGraphicsSunriseSynopsysCompass第28頁/共79頁29Cadence概述VHDL仿真行為綜合邏輯綜合可測性設(shè)110Cadence概述全球最大的EDA公司提供系統(tǒng)級至版圖級的全線解決方案系統(tǒng)龐雜，工具眾多，不易入手除綜合外，在系統(tǒng)設(shè)計(jì)，在前端設(shè)計(jì)輸入和仿真，自動(dòng)布局布線，版圖設(shè)計(jì)和驗(yàn)證等領(lǐng)域居行業(yè)領(lǐng)先地位具有廣泛的應(yīng)用支持電子設(shè)計(jì)工程師必須掌握的工具之一第29頁/共79頁30Cadence概述全球最大的EDA公司第29頁/共111Cadence概述System-LevelDesignFunctionVerificationEmulationandAccelerationSynthesis/Place-and-RouteAnalog,RF,andMixed-SignalDesignPhysicalVerificationandAnalysisICPackagingPCBDesign第30頁/共79頁31Cadence概述System-LevelDesig112集成電路設(shè)計(jì)流程

客戶功能定義電路生成功能驗(yàn)證測試生成布局布線后仿真算法設(shè)計(jì)邏輯綜合可測性設(shè)計(jì)低功耗設(shè)計(jì)版圖驗(yàn)證設(shè)計(jì)規(guī)則檢查互連參數(shù)提取第31頁/共79頁32集成電路設(shè)計(jì)流程客戶功能定義電路生成功能驗(yàn)證測試生成113

Cadence系統(tǒng)概述版圖設(shè)計(jì)工具－VirtuosoLE版圖驗(yàn)證工具－Diva版圖驗(yàn)證工具－Dracula第32頁/共79頁33Cadence系統(tǒng)概述版圖設(shè)計(jì)工具－Virtuoso114版圖設(shè)計(jì)工具－VirtuosoLEVirtuosoLayoutEditor－版圖編輯大師

Cadence最精華的部分在哪里VirtuosoLayoutEditor界面漂亮友好功能強(qiáng)大完備操作方便高效第33頁/共79頁34版圖設(shè)計(jì)工具－VirtuosoLEVirtuosoL115版圖設(shè)計(jì)工具－VirtuosoLE目標(biāo)理解LayoutEditor環(huán)境學(xué)會如何使用LayoutEditor學(xué)會運(yùn)行交互DRC&LVS學(xué)會將設(shè)計(jì)轉(zhuǎn)為Streamformat學(xué)會定制版圖編輯環(huán)境第34頁/共79頁35版圖設(shè)計(jì)工具－VirtuosoLE目標(biāo)理解Layou116版圖設(shè)計(jì)工具－VirtuosoLE主要編輯命令Undo－取消Redo－恢復(fù)Move－移動(dòng)Copy－復(fù)制Stretch－拉伸Delete－刪除Merge－合并Search－搜索編輯命令非常友好，先點(diǎn)擊命令，然后對目標(biāo)圖形進(jìn)行操作第35頁/共79頁36版圖設(shè)計(jì)工具－VirtuosoLE主要編輯命令編輯命令117版圖設(shè)計(jì)工具－VirtuosoLE主要?jiǎng)?chuàng)建命令Rectangle－矩形Polygon－多邊形Path－互聯(lián)Label－標(biāo)簽Instance－例元Contact－通孔現(xiàn)在LSW中選中層，然后點(diǎn)擊創(chuàng)建命令，在畫相應(yīng)圖形第36頁/共79頁37版圖設(shè)計(jì)工具－VirtuosoLE主要?jiǎng)?chuàng)建命令現(xiàn)在LS118

Cadence系統(tǒng)概述版圖設(shè)計(jì)工具－VirtuosoLE版圖驗(yàn)證工具－Diva版圖驗(yàn)證工具－Dracula第37頁/共79頁38Cadence系統(tǒng)概述版圖設(shè)計(jì)工具－Virtuoso119設(shè)計(jì)流程

第38頁/共79頁39設(shè)計(jì)流程第38頁/共79頁120版圖驗(yàn)證版圖驗(yàn)證的必要性？確保版圖繪制滿足設(shè)計(jì)規(guī)則確保版圖與實(shí)際電路圖一致確保版圖沒有違反電氣規(guī)則可供參數(shù)提取以便進(jìn)行后模擬第39頁/共79頁40版圖驗(yàn)證版圖驗(yàn)證的必要性？第39頁/共79頁121Cadence版圖驗(yàn)證工具Diva

Diva是Cadence的版圖編輯大師Virtuoso集成的交互式版圖驗(yàn)證工具，具有使用方便、操作快捷的特點(diǎn)，非常適合中小規(guī)模單元的版圖驗(yàn)證。

Dracula

Dracula（吸血鬼）是Cadence的一個(gè)獨(dú)立的版圖驗(yàn)證工具，按批處理方式工作，功能十分強(qiáng)大，目前是完整芯片驗(yàn)證的標(biāo)準(zhǔn)。第40頁/共79頁41Cadence版圖驗(yàn)證工具Diva第40頁/共79頁122版圖驗(yàn)證工具－DIVA

Diva－DesignInteractiveVerificationAutomation

DIVA是Cadence軟件中的驗(yàn)證工具集，用它可以找出并糾正設(shè)計(jì)中的錯(cuò)誤.它除了可以處理物理版圖和準(zhǔn)備好的電氣數(shù)據(jù)，從而進(jìn)行版圖和線路圖的對查（LVS）外。還可以在設(shè)計(jì)的初期就進(jìn)行版圖檢查，盡早發(fā)現(xiàn)錯(cuò)誤并互動(dòng)地把錯(cuò)誤顯示出來，有利于及時(shí)發(fā)現(xiàn)錯(cuò)誤所在，易于糾正。

第41頁/共79頁42版圖驗(yàn)證工具－DIVADiva－DesignInt123版圖驗(yàn)證工具－DIVARemark:Diva中各個(gè)組件之間是互相聯(lián)系的，有時(shí)候一個(gè)組件的執(zhí)行要依賴另一個(gè)組件先執(zhí)行。例如：要執(zhí)行LVS就先要執(zhí)行DRC。

運(yùn)行Diva之前，要準(zhǔn)備好規(guī)則驗(yàn)證文件，這些文件有默認(rèn)名稱：做DRC時(shí)的文件應(yīng)以divaDRC.rul命名，版圖提取文件以divaEXT.rul命名。做LVS時(shí)規(guī)則文件應(yīng)以divaLVS.rul命名。第42頁/共79頁43版圖驗(yàn)證工具－DIVARemark:第42頁/共79頁124版圖驗(yàn)證工具－DIVADRC:對IC版圖做幾何空間檢查，以確保線路能夠被特定加工工藝實(shí)現(xiàn)。ERC:檢查電源、地的短路，懸空器件和節(jié)點(diǎn)等電氣特性。LVS:將版圖與電路原理圖做對比，以檢查電路的連接，與MOS的長寬值是否匹配。LPE:從版圖數(shù)據(jù)庫提取電氣參數(shù)（如MOS的W、L值

BJT、二極管的面積，周長，結(jié)點(diǎn)寄生電容等）并以Hspice網(wǎng)表方式表示電路。

第43頁/共79頁44版圖驗(yàn)證工具－DIVADRC:對IC版圖做幾何空間檢125DivaDRC檢查要拷貝divaDRC.rul到/home/icer/mylab里，mylab是自己建的庫名，每個(gè)人根據(jù)自己的情況而定。從Verify里選擇DRC，如下圖設(shè)置，點(diǎn)擊OK。第44頁/共79頁45DivaDRC檢查要拷貝divaDRC.rul到/ho126DivaDRC檢查DRC檢查結(jié)果如下圖：errors為0，表示通過檢查。第45頁/共79頁46DivaDRC檢查DRC檢查結(jié)果如下圖：errors為127版圖驗(yàn)證工具－DIVA

Diva查錯(cuò):錯(cuò)誤在版圖文件中會高亮顯示，很容易觀察到。另外也可以選擇Verify-Markers-Find菜單來幫助找錯(cuò)。單擊菜單后會彈出一個(gè)窗口，在這個(gè)窗口中單擊apply就可以顯示第一個(gè)錯(cuò)誤。同樣，可以選擇Verify-Markers-Explain來看錯(cuò)誤的原因提示。選中該菜單后，用鼠標(biāo)在版圖上出錯(cuò)了的地方單擊就可以了。也可以選擇Verify-Markers-Delete把這些錯(cuò)誤提示刪除。

第46頁/共79頁47版圖驗(yàn)證工具－DIVADiva查錯(cuò):第46頁/共79128

Cadence系統(tǒng)概述版圖設(shè)計(jì)工具－VirtuosoLE版圖驗(yàn)證工具－Diva版圖驗(yàn)證工具－Dracula第47頁/共79頁48Cadence系統(tǒng)概述版圖設(shè)計(jì)工具－Virtuoso129版圖驗(yàn)證工具－DraculaDracula（吸血鬼）是

Cadence的一個(gè)獨(dú)立的版圖驗(yàn)證工具，它采用批處理的工作方式。Dracula功能強(qiáng)大，目前被認(rèn)為布局驗(yàn)證的標(biāo)準(zhǔn)，幾乎全世界所有的

IC公司都拿它作

sigh-off的憑據(jù)。特別是對整個(gè)芯片版圖的最后驗(yàn)證，一定要交由

Dracula處理。

第48頁/共79頁49版圖驗(yàn)證工具－DraculaDracula（吸血鬼）是130版圖驗(yàn)證工具－DraculaBasicsofDraculaVerication版圖驗(yàn)證與工藝相關(guān)-需要工藝信息數(shù)據(jù)庫版圖驗(yàn)證輸入-版圖數(shù)據(jù)(GDSII格式);網(wǎng)表信息(用于LVS);工藝相關(guān)信息第49頁/共79頁50版圖驗(yàn)證工具－DraculaBasicsofDrac131版圖驗(yàn)證工具－DraculaDracula主要功能:

1．設(shè)計(jì)規(guī)則檢查－DRC2．電氣規(guī)則檢查－ERC3．版圖&原理圖一致性檢查－LVS4．版圖參數(shù)提取－LPE5．寄生電阻提?。璓RE第50頁/共79頁51版圖驗(yàn)證工具－DraculaDracula主要功能:

132版圖驗(yàn)證工具－DraculaDracula的處理流程第51頁/共79頁52版圖驗(yàn)證工具－DraculaDracula的處理流程第133版圖驗(yàn)證工具－DraculaHowtoUseDraculaTool創(chuàng)建/獲取命令文件;填充設(shè)計(jì)數(shù)據(jù)信息;編譯命令文件;提交執(zhí)行文件;查詢驗(yàn)證結(jié)果報(bào)表并修改錯(cuò)誤;第52頁/共79頁53版圖驗(yàn)證工具－DraculaHowtoUseDra134版圖驗(yàn)證工具－Dracula版圖－>GDSII格式轉(zhuǎn)換

WHY：Dracula處理對象是GDSII文件操作步驟：執(zhí)行：CIW－>File－>Export－>Stream……………….第53頁/共79頁54版圖驗(yàn)證工具－Dracula版圖－>GDSII格式轉(zhuǎn)換135Dracula-DRC

FunctionofDRC檢查布局設(shè)計(jì)與制程規(guī)則的一致性;基本設(shè)計(jì)規(guī)則包括各層width,spcing及不同層之間的spcing,enclosure等關(guān)系;設(shè)計(jì)規(guī)則的規(guī)定是基于processvariation,equipmentlimitation,circuitreliability;特殊情況下,設(shè)計(jì)規(guī)則允許有部分彈性;第54頁/共79頁55Dracula-DRCFunctionofDRC第136Dracula-LVSDraculaLVS(包含器件提取）步驟:1.把版圖的GDSII文件導(dǎo)出到含有LVS規(guī)則文件的目錄；2.把單元的hspice網(wǎng)單文件導(dǎo)出到含有LVS規(guī)則文件的目錄；3.更改LVS規(guī)則文件中的INDISK和PRIMARY值；4.在控制終端的含LVS規(guī)則文件的目錄下輸入：％LOGLVS％htv％case％cir/home/icer/test/inv.sp(網(wǎng)表的路徑)第55頁/共79頁56Dracula-LVSDraculaLVS(包含器件提137Dracula-LVS%coninv（網(wǎng)表中單元名）%exit_____________________________%PDRACULA%/g/home/icer/test/bd07.lvs(LVS規(guī)則文件名)%/f%./第56頁/共79頁57Dracula-LVS%coninv（網(wǎng)表中單138Dracula-LVSLVS比較結(jié)果查看:按上述步驟執(zhí)行完LVS后，工作目錄下會生成名為lvsout.lvs的文件，打開此文件可以查看LVS結(jié)果報(bào)告。如果版圖與電路圖匹配，會顯示“LAYOUTANDSCHEMATICMATCHED”，否則，會列出Discrepancy項(xiàng)，并注有不能匹配的部分在版圖中的坐標(biāo)和網(wǎng)單中的器件名。第57頁/共79頁58Dracula-LVSLVS比較結(jié)果查看:第57頁/共139產(chǎn)生GDSII文件，為LVS做準(zhǔn)備拷貝divaDRC.rul到/home/icer/mylab里，mylab是自己建的庫名，每個(gè)人根據(jù)自己的情況而定。從Verify里選擇DRC，如下圖設(shè)置，點(diǎn)擊OK。第58頁/共79頁59產(chǎn)生GDSII文件，為LVS做準(zhǔn)備拷貝divaDRC.r140DRACULALV