集成電路測(cè)試課件

集成電路測(cè)試集成電路的復(fù)雜度要求計(jì)算機(jī)技術(shù)的發(fā)展12/22/20221集成電路測(cè)試集成電路的復(fù)雜度要求12/19/20221測(cè)試介紹測(cè)試：就是檢測(cè)出生產(chǎn)過(guò)程中的缺陷，并挑出廢品的過(guò)程。測(cè)試的基本情況：封裝前后都需要進(jìn)行測(cè)試。測(cè)試與驗(yàn)證的區(qū)別：目的、方法和條件測(cè)試的難點(diǎn)：復(fù)雜度和約束。可測(cè)性設(shè)計(jì)：有利于測(cè)試的設(shè)計(jì)。12/22/20222測(cè)試介紹測(cè)試：就是檢測(cè)出生產(chǎn)過(guò)程中的缺陷，并挑出廢品的過(guò)程。簡(jiǎn)單的測(cè)試?yán)覣=1,B=1=>Z=1A=0,B=1=>Z=0A=1,B=0=>Z=0A=0,B=0=>Z=012/22/20223簡(jiǎn)單的測(cè)試?yán)覣=1,B=1=>Z=112/19/2022可測(cè)性設(shè)計(jì)舉例可控性：可觀性：12/22/20224可測(cè)性設(shè)計(jì)舉例可控性：可觀性：12/19/20224基本概念1：故障和故障模型故障：集成電路不能正常工作。故障模型：物理缺陷的邏輯等效。12/22/20225基本概念1：故障和故障模型故障：集成電路不能正常工作。12/故障舉例物理缺陷邏輯等效12/22/20226故障舉例物理缺陷邏輯等效12/19/20226邏輯門故障模型固定值邏輯：所有缺陷都表現(xiàn)為邏輯門層次上線網(wǎng)的邏輯值被固定為0或者1。

表示：s-a-1,s-a-0。橋接邏輯門故障模型的局限性12/22/20227邏輯門故障模型固定值邏輯：所有缺陷都表現(xiàn)為邏輯門層次上線網(wǎng)的故障的等效和從屬故障等效故障從屬故障類型與測(cè)試碼

測(cè)試碼

故障

ABC

Z111

0A/0,B/0,C/0,Z/1

011

1A/1,Z/0

101

1B/1,Z/0

110

1C/1,Z/0

12/22/20228故障的等效和從屬故障等效故障從屬故障類型與測(cè)試碼測(cè)試碼故基本概念2：測(cè)試向量和測(cè)試圖形測(cè)試向量：加載到集成電路的輸入信號(hào)稱為測(cè)試向量（或測(cè)試矢量）。測(cè)試圖形：測(cè)試向量以及集成電路對(duì)這些輸入信號(hào)的響應(yīng)合在一起成為集成電路的測(cè)試圖形。12/22/20229基本概念2：測(cè)試向量和測(cè)試圖形測(cè)試向量：加載到集成電路的輸入測(cè)試儀測(cè)試儀是測(cè)試集成電路的儀器。它負(fù)責(zé)按照測(cè)試向量對(duì)集成電路加入激勵(lì)，同時(shí)觀測(cè)響應(yīng)。目前，測(cè)試儀一般都是同步的，按照時(shí)鐘節(jié)拍從存儲(chǔ)器中調(diào)入測(cè)試向量。

12/22/202210測(cè)試儀測(cè)試儀是測(cè)試集成電路的儀器。它負(fù)責(zé)按照測(cè)試向量對(duì)集成電測(cè)試儀參數(shù)ParameterSentrySTSSTSEVMTektronixTester_channels120256256512Tester_Min_Cycles(ns)50505020Tester_Min_Pulse(ns)101055Tester_SB_Deadzone(ns)2015153Tester_Timesets66612Tester_Strobe222612/22/202211測(cè)試儀參數(shù)ParameterSentrySTSSTSEVMT測(cè)試儀特點(diǎn)同步時(shí)序激勵(lì)的波形有限響應(yīng)的測(cè)試時(shí)刻有限支持clockburst12/22/202212測(cè)試儀特點(diǎn)同步時(shí)序12/19/202212測(cè)試儀的規(guī)定波形舉例break管腳信號(hào)圖

12/22/202213測(cè)試儀的規(guī)定波形舉例break管腳信號(hào)圖12/19/202測(cè)試儀的規(guī)定波形舉例測(cè)試碼規(guī)定圖1：12/22/202214測(cè)試儀的規(guī)定波形舉例測(cè)試碼規(guī)定圖1：12/19/202214測(cè)試儀的規(guī)定波形舉例測(cè)試碼規(guī)定圖2：12/22/202215測(cè)試儀的規(guī)定波形舉例測(cè)試碼規(guī)定圖2：12/19/202215測(cè)試向量的生成人工法程序自動(dòng)生成自測(cè)試12/22/202216測(cè)試向量的生成人工法12/19/202216手工生成故障建立故障傳播決策及測(cè)試碼生成12/22/202217手工生成故障建立12/19/202217故障圖12/22/202218故障圖12/19/202218手工測(cè)試碼12/22/202219手工測(cè)試碼12/19/202219組合邏輯測(cè)試法1：差分法差分法(Booleandifferencemethod)是一種測(cè)試向量的生成方法。它不依賴路徑傳播等技巧，而是依靠布爾代數(shù)的關(guān)系，通過(guò)運(yùn)算來(lái)確定測(cè)試向量。

12/22/202220組合邏輯測(cè)試法1：差分法差分法(Booleandiffer差分法定義如果那么在xi上的固定邏輯值就可以被檢測(cè)到，否則就不能。12/22/202221差分法定義如果那么在xi上的固定邏輯值就可以被檢測(cè)到，否則就差分法的性質(zhì)12/22/202222差分法的性質(zhì)12/19/202222差分法如果g(X)與xi無(wú)關(guān)，則可以簡(jiǎn)化為：

如果要檢測(cè)s-a-0的故障，則使用：

如果要檢測(cè)s-a-1的故障，則使用：12/22/202223差分法如果g(X)與xi無(wú)關(guān)，則可以簡(jiǎn)化為：如果要檢測(cè)s-差分法的例子對(duì)于x1的錯(cuò)誤，推導(dǎo)如下：12/22/202224差分法的例子對(duì)于x1的錯(cuò)誤，推導(dǎo)如下：12/19/20222測(cè)試法2：D算法激活傳播決策12/22/202225測(cè)試法2：D算法激活12/19/202225D算法12/22/202226D算法12/19/202226故障例子12/22/202227故障例子12/19/202227SoC測(cè)試中的幾個(gè)常用技術(shù)靜態(tài)電源電流測(cè)試(Iddq)掃描路徑法BISTBoundaryScan12/22/202228SoC測(cè)試中的幾個(gè)常用技術(shù)靜態(tài)電源電流測(cè)試(Iddq)12/IddqIddq:靜態(tài)電流測(cè)試。測(cè)試時(shí)使電流越小越好。一般設(shè)置：沒(méi)有三態(tài)。內(nèi)部RAM關(guān)閉。上下拉電阻設(shè)置為合適電平。12/22/202229IddqIddq:靜態(tài)電流測(cè)試。測(cè)試時(shí)使電流越小越好。12掃描路徑法掃描路徑法是一種規(guī)則的可測(cè)試性設(shè)計(jì)方法，適用于時(shí)序電路。其設(shè)計(jì)思想是把電路中的關(guān)鍵節(jié)點(diǎn)連接到一個(gè)移位寄存器上，當(dāng)作為掃描路徑的移位寄存器處于串入/并出狀態(tài)時(shí)，可以用來(lái)預(yù)置電路的狀態(tài)。當(dāng)作為掃描路徑的移位寄存器處于并入/串出狀態(tài)時(shí)，可以把內(nèi)部節(jié)點(diǎn)的狀態(tài)依次移出寄存器鏈。

12/22/202230掃描路徑法掃描路徑法是一種規(guī)則的可測(cè)試性設(shè)計(jì)方法，適用于時(shí)序掃描路徑法12/22/202231掃描路徑法12/19/202231掃描路徑法測(cè)試掃描路徑本身

移入測(cè)試序列，電路進(jìn)入正常工作，測(cè)試與掃描路徑相連的部分電路

移出掃描路徑，檢查狀態(tài)的正確性

12/22/202232掃描路徑法測(cè)試掃描路徑本身12/19/202232掃描路徑法注意事項(xiàng)盡量使得掃描路徑像一個(gè)標(biāo)準(zhǔn)的掃描鏈。AvoidgatedclocksormakethempredictablewhenintestmodeAvoidlatchesormakethemtransparentwhenintestmodeControllableasynchronousset/resetduringtestmodeAvoidtri-statelogicifpossibleConfigureASICbi-directpinsasoutputonlyduringtestmode(makealloutputenablesactive)UseexternallygeneratedclocksAvoidcombinatorialfeedbackloops12/22/202233掃描路徑法注意事項(xiàng)盡量使得掃描路徑像一個(gè)標(biāo)準(zhǔn)的掃描鏈。12/掃描路徑的簡(jiǎn)單例子12/22/202234掃描路徑的簡(jiǎn)單例子12/19/202234BIST內(nèi)置式自測(cè)(BIST)將一個(gè)激勵(lì)電路和一個(gè)響應(yīng)電路加在被測(cè)電路(CUT)中。激勵(lì)電路會(huì)產(chǎn)生大量激勵(lì)信號(hào)，并將其應(yīng)用于CUT中，響應(yīng)電路就用來(lái)對(duì)CUT的響應(yīng)進(jìn)行評(píng)測(cè)。與ATE不同，BIST的性能不受負(fù)載板或測(cè)試頭電氣特性的限制。12/22/202235BIST內(nèi)置式自測(cè)(BIST)12/19/202235RAMBIST12/22/202236RAMBIST12/19/202236JTAG目的：由于表面貼裝技術(shù)以及高密度封裝(BGA)的使用，使得PCB的密度越來(lái)越高，以往的針床測(cè)試法變得越來(lái)越不易使用。為了簡(jiǎn)化測(cè)試過(guò)程、統(tǒng)一測(cè)試方式，IEEE制訂了邊界掃描標(biāo)準(zhǔn)。

概念：利用四線接口掃描所有的管腳。12/22/202237JTAG目的：由于表面貼裝技術(shù)以及高密度封裝(BGA)的使用JTAG12/22/202238JTAG12/19/202238JTAG12/22/202239JTAG12/19/202239JTAG12/22/202240JTAG12/19/202240JTAG12/22/202241JTAG12/19/202241TAP12/22/202242TAP12/19/202242BSDL一個(gè)例子12/22/202243BSDL一個(gè)例子12/19/202243JAMAltera對(duì)JTAG的編程語(yǔ)言。一個(gè)例子結(jié)果12/22/202244JAMAltera對(duì)JTAG的編程語(yǔ)言。12/19/2022實(shí)際的例子JAM結(jié)果12/22/202245實(shí)際的例子JAM12/19/202245集成電路測(cè)試集成電路的復(fù)雜度要求計(jì)算機(jī)技術(shù)的發(fā)展12/22/202246集成電路測(cè)試集成電路的復(fù)雜度要求12/19/20221測(cè)試介紹測(cè)試：就是檢測(cè)出生產(chǎn)過(guò)程中的缺陷，并挑出廢品的過(guò)程。測(cè)試的基本情況：封裝前后都需要進(jìn)行測(cè)試。測(cè)試與驗(yàn)證的區(qū)別：目的、方法和條件測(cè)試的難點(diǎn)：復(fù)雜度和約束?？蓽y(cè)性設(shè)計(jì)：有利于測(cè)試的設(shè)計(jì)。12/22/202247測(cè)試介紹測(cè)試：就是檢測(cè)出生產(chǎn)過(guò)程中的缺陷，并挑出廢品的過(guò)程。簡(jiǎn)單的測(cè)試?yán)覣=1,B=1=>Z=1A=0,B=1=>Z=0A=1,B=0=>Z=0A=0,B=0=>Z=012/22/202248簡(jiǎn)單的測(cè)試?yán)覣=1,B=1=>Z=112/19/2022可測(cè)性設(shè)計(jì)舉例可控性：可觀性：12/22/202249可測(cè)性設(shè)計(jì)舉例可控性：可觀性：12/19/20224基本概念1：故障和故障模型故障：集成電路不能正常工作。故障模型：物理缺陷的邏輯等效。12/22/202250基本概念1：故障和故障模型故障：集成電路不能正常工作。12/故障舉例物理缺陷邏輯等效12/22/202251故障舉例物理缺陷邏輯等效12/19/20226邏輯門故障模型固定值邏輯：所有缺陷都表現(xiàn)為邏輯門層次上線網(wǎng)的邏輯值被固定為0或者1。

表示：s-a-1,s-a-0。橋接邏輯門故障模型的局限性12/22/202252邏輯門故障模型固定值邏輯：所有缺陷都表現(xiàn)為邏輯門層次上線網(wǎng)的故障的等效和從屬故障等效故障從屬故障類型與測(cè)試碼

測(cè)試碼

故障

ABC

Z111

0A/0,B/0,C/0,Z/1

011

1A/1,Z/0

101

1B/1,Z/0

110

1C/1,Z/0

12/22/202253故障的等效和從屬故障等效故障從屬故障類型與測(cè)試碼測(cè)試碼故基本概念2：測(cè)試向量和測(cè)試圖形測(cè)試向量：加載到集成電路的輸入信號(hào)稱為測(cè)試向量（或測(cè)試矢量）。測(cè)試圖形：測(cè)試向量以及集成電路對(duì)這些輸入信號(hào)的響應(yīng)合在一起成為集成電路的測(cè)試圖形。12/22/202254基本概念2：測(cè)試向量和測(cè)試圖形測(cè)試向量：加載到集成電路的輸入測(cè)試儀測(cè)試儀是測(cè)試集成電路的儀器。它負(fù)責(zé)按照測(cè)試向量對(duì)集成電路加入激勵(lì)，同時(shí)觀測(cè)響應(yīng)。目前，測(cè)試儀一般都是同步的，按照時(shí)鐘節(jié)拍從存儲(chǔ)器中調(diào)入測(cè)試向量。

12/22/202255測(cè)試儀測(cè)試儀是測(cè)試集成電路的儀器。它負(fù)責(zé)按照測(cè)試向量對(duì)集成電測(cè)試儀參數(shù)ParameterSentrySTSSTSEVMTektronixTester_channels120256256512Tester_Min_Cycles(ns)50505020Tester_Min_Pulse(ns)101055Tester_SB_Deadzone(ns)2015153Tester_Timesets66612Tester_Strobe222612/22/202256測(cè)試儀參數(shù)ParameterSentrySTSSTSEVMT測(cè)試儀特點(diǎn)同步時(shí)序激勵(lì)的波形有限響應(yīng)的測(cè)試時(shí)刻有限支持clockburst12/22/202257測(cè)試儀特點(diǎn)同步時(shí)序12/19/202212測(cè)試儀的規(guī)定波形舉例break管腳信號(hào)圖

12/22/202258測(cè)試儀的規(guī)定波形舉例break管腳信號(hào)圖12/19/202測(cè)試儀的規(guī)定波形舉例測(cè)試碼規(guī)定圖1：12/22/202259測(cè)試儀的規(guī)定波形舉例測(cè)試碼規(guī)定圖1：12/19/202214測(cè)試儀的規(guī)定波形舉例測(cè)試碼規(guī)定圖2：12/22/202260測(cè)試儀的規(guī)定波形舉例測(cè)試碼規(guī)定圖2：12/19/202215測(cè)試向量的生成人工法程序自動(dòng)生成自測(cè)試12/22/202261測(cè)試向量的生成人工法12/19/202216手工生成故障建立故障傳播決策及測(cè)試碼生成12/22/202262手工生成故障建立12/19/202217故障圖12/22/202263故障圖12/19/202218手工測(cè)試碼12/22/202264手工測(cè)試碼12/19/202219組合邏輯測(cè)試法1：差分法差分法(Booleandifferencemethod)是一種測(cè)試向量的生成方法。它不依賴路徑傳播等技巧，而是依靠布爾代數(shù)的關(guān)系，通過(guò)運(yùn)算來(lái)確定測(cè)試向量。

12/22/202265組合邏輯測(cè)試法1：差分法差分法(Booleandiffer差分法定義如果那么在xi上的固定邏輯值就可以被檢測(cè)到，否則就不能。12/22/202266差分法定義如果那么在xi上的固定邏輯值就可以被檢測(cè)到，否則就差分法的性質(zhì)12/22/202267差分法的性質(zhì)12/19/202222差分法如果g(X)與xi無(wú)關(guān)，則可以簡(jiǎn)化為：

如果要檢測(cè)s-a-0的故障，則使用：

如果要檢測(cè)s-a-1的故障，則使用：12/22/202268差分法如果g(X)與xi無(wú)關(guān)，則可以簡(jiǎn)化為：如果要檢測(cè)s-差分法的例子對(duì)于x1的錯(cuò)誤，推導(dǎo)如下：12/22/202269差分法的例子對(duì)于x1的錯(cuò)誤，推導(dǎo)如下：12/19/20222測(cè)試法2：D算法激活傳播決策12/22/202270測(cè)試法2：D算法激活12/19/202225D算法12/22/202271D算法12/19/202226故障例子12/22/202272故障例子12/19/202227SoC測(cè)試中的幾個(gè)常用技術(shù)靜態(tài)電源電流測(cè)試(Iddq)掃描路徑法BISTBoundaryScan12/22/202273SoC測(cè)試中的幾個(gè)常用技術(shù)靜態(tài)電源電流測(cè)試(Iddq)12/IddqIddq:靜態(tài)電流測(cè)試。測(cè)試時(shí)使電流越小越好。一般設(shè)置：沒(méi)有三態(tài)。內(nèi)部RAM關(guān)閉。上下拉電阻設(shè)置為合適電平。12/22/202274IddqIddq:靜態(tài)電流測(cè)試。測(cè)試時(shí)使電流越小越好。12掃描路徑法掃描路徑法是一種規(guī)則的可測(cè)試性設(shè)計(jì)方法，適用于時(shí)序電路。其設(shè)計(jì)思想是把電路中的關(guān)鍵節(jié)點(diǎn)連接到一個(gè)移位寄存器上，當(dāng)作為掃描路徑的移位寄存器處于串入/并出狀態(tài)時(shí)，可以用來(lái)預(yù)置電路的狀態(tài)。當(dāng)作為掃描路徑的移位寄存器處于并入/串出狀態(tài)時(shí)，可以把內(nèi)部節(jié)點(diǎn)的狀態(tài)依次移出寄存器鏈。

12/22/202275掃描路徑法掃描路徑法是一種規(guī)則的可測(cè)試性設(shè)計(jì)方法，適用于時(shí)序掃描路徑法12/22/202276掃描路徑法12/19/202231掃描路徑法測(cè)試掃描路徑本身

移入測(cè)試序列，電路進(jìn)入正常工作，測(cè)試與掃描路徑相連的部分電路

移出掃描路徑，檢查狀態(tài)的正確性

12/22/202277掃描路徑法測(cè)試掃描路徑本身12/19/202232掃描路徑法注意事項(xiàng)盡量使得掃描路徑像一個(gè)標(biāo)準(zhǔn)的掃描鏈。AvoidgatedclocksormakethempredictablewhenintestmodeAvoidlatchesormakethemtransparentwhenintestmodeControllableasynchronousset/resetduringtestmodeAvoidtri-statelogicifpossibleConfigureASICbi-directpinsasoutputonlyduringtestmode(makealloutputenablesactive)UseexternallygeneratedclocksAvoidc