數(shù)字電子技術(shù)期末考試題庫(kù)(經(jīng)典)

《電子技術(shù)基礎(chǔ)1》題庫(kù)出題人：龍立欽；考試班級(jí)：31701~31713班；層次：高職*******一、填空題（每題2分，共20分）1、（56）10=()2。)2。2、（23.125）10=(3、（0.8125）10=（4、（0.8125）10=（5、（44）10=（）8。）16。）16。6、(1100.01)2＝()10。7、（1110111）2=（8、（1000010）2=（9、(101010)2=(）10。）8。)16。10、（1011010010.1）2=（11、(52.2)8=()16。12、Qn是輸入信號(hào)之前的狀態(tài)，叫13、Qn+114、TTL門(mén)電路與CMOS門(mén)電路相比較,15、“異或”門(mén)的邏輯功能是兩輸入相同出0，兩輸入相異出）16。。是輸入信號(hào)之后的狀態(tài)，叫。門(mén)電路抗干擾性較強(qiáng)。。16、構(gòu)成寄存器的基本單元是17、JK觸發(fā)器的特征方程是。。18、將JK觸發(fā)器轉(zhuǎn)換為T(mén)’觸發(fā)器的方法是19、同步D觸發(fā)器當(dāng)CP=20、如果LED7段顯示器的abcdefg為1111110，則顯示的是21、組合邏輯電路的各輸出只與各輸入的即時(shí)狀態(tài)有關(guān)，即沒(méi)有。時(shí)，觸發(fā)器狀態(tài)保持不變。。功能。22、要實(shí)現(xiàn)翻轉(zhuǎn)功能，必須選用觸發(fā)器。23、觸發(fā)器具有2個(gè)穩(wěn)定的狀態(tài)，分別代表所存儲(chǔ)的二進(jìn)制信息是。24、二進(jìn)制數(shù)：1+1=25、邏輯代數(shù)：1+1+1=26、邏輯代數(shù)：A+1=27、邏輯代數(shù)：A+A=28、邏輯代數(shù)：A·A=。。。。。29、邏輯代數(shù)：30、邏輯代數(shù)：。。31、32、是門(mén)的邏輯表達(dá)式。的反函數(shù)是。33、吸收定理=。34、時(shí)序電路的次態(tài)輸出不僅與即時(shí)輸入有關(guān)，而且還與35、由兩個(gè)與非門(mén)構(gòu)成的基本RS觸發(fā)器，當(dāng)輸入端有關(guān)。，時(shí)，觸發(fā)器輸出為狀態(tài)。36、含有觸發(fā)器的組合邏輯電路稱為37、在實(shí)際的數(shù)字電路中，高電平為3.5V左右，低電平38、邏輯代數(shù)的基本運(yùn)算有39、時(shí)序邏輯電路按照其觸發(fā)器是否有統(tǒng)一的時(shí)鐘控制分為同步時(shí)序電路和40、同步D觸發(fā)器只有置。V左右。三種。時(shí)序電路。兩種功能。41、同步D觸發(fā)器是CP=期間有效。邏輯電路。42、計(jì)數(shù)器屬于43、數(shù)據(jù)選擇器屬于44、編碼器屬于45、寄存器屬于邏輯電路。邏輯電路。電路。46、時(shí)序邏輯電路一般由組合邏輯電路和電路兩部分組成。47、觸發(fā)器屬于邏輯電路。48、需要數(shù)碼管顯示0～9，則輸入要位二進(jìn)制代碼。49、根據(jù)邏輯功能的不同特點(diǎn)，通常把數(shù)字電路分為組合邏輯電路和兩種。50、能夠?qū)崿F(xiàn)二進(jìn)制加法運(yùn)算的邏輯電路稱為二、單項(xiàng)選擇題（每題2分，共20分）。1、A、2、A、=（）。B、C、C、D、D、=（）。B、3、（）。）。A、04、B、1C、AC、AD、D、D、（A、05、B、1（）。A、0B、1C、A6、AB+C＝AB+C+（）。A、A7、在下列邏輯電路中，不是組合邏輯電路的是（A、譯碼器B、數(shù)據(jù)比較器C、計(jì)數(shù)器D、半加器8、在下列邏輯電路中，不是組合邏輯電路的是（A、譯碼器；B、編碼器；C、寄存器；D、全加器；9、以下電路中，屬于時(shí)序邏輯電路的是（A、譯碼器B、編碼器C、寄存器10、“輸入相同，輸出為1；輸入相異，輸出為0”的邏輯關(guān)系是（A、或非關(guān)系B、同或關(guān)系C、與非關(guān)系D、異或關(guān)系11、三位二進(jìn)制計(jì)數(shù)器數(shù)能同時(shí)儲(chǔ)存數(shù)據(jù)個(gè)數(shù)（A、3個(gè)B、4個(gè)C、6個(gè)D、8個(gè)B、CC、ACD、BC）。）。）。D、數(shù)據(jù)選擇器）。）。12、八路數(shù)據(jù)分配器，其地址輸入端有（A、3個(gè)B、4個(gè)C、6個(gè)D、8個(gè)13、設(shè)計(jì)一個(gè)同步10進(jìn)制計(jì)數(shù)器，至少需要觸發(fā)器的個(gè)數(shù)為（）。）。A、3個(gè)14、函數(shù)F(A,B,C)的最小項(xiàng)個(gè)數(shù)為（A、3個(gè)B、4個(gè)C、615、D觸發(fā)器的觸發(fā)輸入端的個(gè)數(shù)為（A、四個(gè)B、一個(gè)C、二個(gè)B、4個(gè)C、6個(gè)D、8個(gè)）。D、8個(gè)）。D、三個(gè)16、把一個(gè)三進(jìn)制計(jì)數(shù)器和一個(gè)四進(jìn)制計(jì)數(shù)器串聯(lián)起來(lái)，構(gòu)成新計(jì)數(shù)器的進(jìn)制為（A、三進(jìn)制B、四進(jìn)制C、七進(jìn)制D、十進(jìn)制二17、n個(gè)變量組成的最小項(xiàng)的個(gè)數(shù)為（A、n個(gè)B、n+1個(gè)C、2n個(gè)）。）。D、2n+1個(gè)18、四個(gè)邏輯變量A、B、C、D組成的最小項(xiàng)A、m5B、m10C、m11D、m1519、函數(shù)F(A,B,C)中，符合邏輯相鄰的是（的編號(hào)是（）。）。A、AB和A20、R-S型觸發(fā)器不具有的功能是（A、保持B、翻轉(zhuǎn)C、置1B、ABC和ABC、ABC和ABD、ABC和A）。D、置021、與非門(mén)構(gòu)成的基本RS觸發(fā)器，當(dāng)S=1，R=0時(shí)，其輸出狀態(tài)為（A、0B、1C、不定D、由1變0）。22、RS觸發(fā)器的約束條件是（A、RS=1B、RS=0C、R+S=023、與主從RS觸發(fā)器相比較，主從JK觸發(fā)器的主要特點(diǎn)是（A、克服了空翻B、采用較窄的脈沖觸發(fā)C、避免狀態(tài)不穩(wěn)定D、抗干擾能力強(qiáng)24、主從JK觸發(fā)器在CP=1期間觸發(fā)信號(hào)多次發(fā)生變化，主觸發(fā)器輸出狀態(tài)將（A、隨著變化B、為1C、為0D、不會(huì)改變）。D、R+S=1）。）。25、要使JK觸發(fā)器在時(shí)鐘脈沖作用下，實(shí)現(xiàn)輸出A、J＝K＝0B、J＝K＝1C、J＝1，K＝0D、J＝0，K＝126、T觸發(fā)器的輸出狀態(tài)的改變是在CP脈沖的（A、上升沿B、下降沿C、高電平D、低電平27、D觸發(fā)器轉(zhuǎn)換成的T觸發(fā)器其輸出狀態(tài)變化是在CP脈沖的（，則輸入端信號(hào)應(yīng)為（）。）。）。A、下降沿到來(lái)B、上升沿到來(lái)C、低電平D、高電平28、D觸發(fā)器的狀態(tài)方程是（）。A、Qn+1=DB、C、D、Qn=D29、七段顯示譯碼器的輸出Ya～Yg為1101101時(shí)可顯示數(shù)（）。A、9B、5C、2D、030、集成顯示譯碼器74LS48采用的數(shù)碼管的段數(shù)為（）。A、五段B、六段C、七段D、八段31、“TTL電路”的含義是（）。A、PMOS管與NMOS管組成的互補(bǔ)電路B、二極管-三極管邏輯門(mén)電路C、三極管-三極管邏輯門(mén)電路32、“CMOS電路”的含義是（D、二極管-二極管邏輯門(mén)電路）。A、PMOS管與NMOS管組成的互補(bǔ)電路B、二極管-三極管邏輯門(mén)電路C、三極管-場(chǎng)效應(yīng)管邏輯門(mén)電路D、二極管-二極管邏輯門(mén)電路33、COMS集成門(mén)電路多余輸入端不應(yīng)（A、接高電平B、接低電平C、懸空34、同步時(shí)序邏輯電路是指電路的（A、所有觸發(fā)器的狀態(tài)在同一時(shí)刻發(fā)生變化B、各信號(hào)必須同步輸入）。D、并聯(lián)使用）。C、輸出與輸入同步D、各觸發(fā)器與門(mén)電路同步工作35、二進(jìn)制編碼器的作用是（）。A、用二進(jìn)制數(shù)碼表示不同的信號(hào)B、用十進(jìn)制數(shù)碼表示二進(jìn)制數(shù)碼C、用十進(jìn)制數(shù)碼表示不同的信號(hào)D、用十進(jìn)制數(shù)碼表示十六進(jìn)制數(shù)碼36、“輸入有1，輸出為0；輸入全0，輸出為1”的邏輯關(guān)系是（A、或非關(guān)系B、同或關(guān)系C、與非關(guān)系D、異或關(guān)系37、“輸入相同，輸出為0；輸入相異，輸出為1”的邏輯關(guān)系是（A、或非關(guān)系B、同或關(guān)系C、與非關(guān)系D、異或關(guān)系38、不能消除競(jìng)爭(zhēng)冒險(xiǎn)的方法是引入（A、封鎖脈沖B、選通脈沖C、冗余項(xiàng)）。）。）。D、濾波電容39、為消除A變量引起的競(jìng)爭(zhēng)冒險(xiǎn)，應(yīng)將AB+C增加項(xiàng)（）。A、AD、BC40、十進(jìn)制數(shù)（36）10的余3碼是（A、01101001B、00110110C、11000011B、CC、AC）。D、1010101141、（24）10+（22）10的8421BCD碼是（）。A、01101001B、0010000142、下列不屬于有權(quán)碼的是（C、01000110D、10000100）。A、余3碼43、二進(jìn)制代碼（000101000110）8421BCDA、(001001000110)2B、(10010010)2C、(146)8D、(146)1644、下列各數(shù)中，最大的是（A、(86)10B、(1010111)2C、(56)1645、下列各數(shù)中，最大的是（A、(175)10B、(10101101)2C、(AD)1646、設(shè)A、B均為邏輯變量，則下列邏輯關(guān)系正確的是（B、8421碼C、5421碼D、2421碼表示的數(shù)是（）。）。D、(126)8）。D、(255)8）。A、47、下列門(mén)電路中，能夠進(jìn)行線與連接的是（A、與門(mén)B、與或非門(mén)C、OC門(mén)D、三態(tài)門(mén)48、下列邏輯符號(hào)中，異或門(mén)電路是（B、C、D、）。）A、49、發(fā)光二極管數(shù)碼管又稱為（A、LCD數(shù)碼管B、LED數(shù)碼管C、MOS數(shù)碼管D、CMOS數(shù)碼管B、C、D、）。50、只有當(dāng)決定一件事的幾個(gè)條件全部不具備時(shí)，這件事才會(huì)發(fā)生，這種邏輯關(guān)系為（A、與B、與非C、或D、或非三、判斷題（正確的在括號(hào)內(nèi)記“√”，錯(cuò)誤的記“×”；每題2分，共20分）1、時(shí)序邏輯電路是一種在任意時(shí)刻的輸出只取決于該時(shí)刻的輸入信號(hào)，并與電路原狀態(tài)有關(guān)的電路。）。2、異步時(shí)序電路是指各觸發(fā)器狀態(tài)不在同一時(shí)刻發(fā)生變化。（3、組合邏輯電路的輸入端和輸出端可以為1個(gè)，也可以為多個(gè)。（））4、異或門(mén)的邏輯功能是：兩個(gè)輸入信號(hào)取值相同輸出1，不同輸出0。（5、同或門(mén)和異或門(mén)的邏輯表達(dá)式互為反函數(shù)。（6、要顯示13，需要4位二進(jìn)制數(shù)。（）））7、TTL集成門(mén)電路容易受靜電感應(yīng)擊穿。（8、雙向移位寄存器中的數(shù)碼能夠左右移位。（））9、10的二進(jìn)制是1000。（10、二位二進(jìn)制譯碼器有有兩種不同的輸出狀態(tài)（11、D/N轉(zhuǎn)換是將模擬量轉(zhuǎn)換成數(shù)字量。（12、輸入是3位二進(jìn)制代碼，LED7段顯示器可以顯示0～9。（13、用或非門(mén)可以實(shí)現(xiàn)3種基本的邏輯運(yùn)算。（14、15、在數(shù)字電路中，邏輯功能相同的TTL門(mén)和CMOS門(mén)芯片可以互相替代使用。（16、多個(gè)三態(tài)門(mén)電路的輸出可以直接并接，實(shí)現(xiàn)邏輯與。（17、時(shí)鐘觸發(fā)器僅當(dāng)有時(shí)鐘脈沖作用時(shí)，輸入信號(hào)才能對(duì)觸發(fā)器的狀態(tài)產(chǎn)生影響。（））））））。（）））18、邏輯符號(hào)為非門(mén)電路符號(hào)。（）19、時(shí)序圖、狀態(tài)轉(zhuǎn)換圖和狀態(tài)轉(zhuǎn)換表可用來(lái)描述同一時(shí)序邏輯電路的邏輯功能，它們之間可相互轉(zhuǎn)換。20、一個(gè)存在無(wú)效狀態(tài)的同步時(shí)序電路是否具有自啟動(dòng)功能，取決于確定激勵(lì)函數(shù)時(shí)對(duì)無(wú)效狀態(tài)的處理。21、有n個(gè)變量，可組成2n-122、有n個(gè)變量，可組成2n個(gè)最小項(xiàng)。（23、卡諾圖畫(huà)圈合并最小項(xiàng)時(shí)，每個(gè)圈所包含的方格數(shù)必須為2n-1個(gè)最小項(xiàng)。（））個(gè)。（）24、A、B兩個(gè)變量組成的最小項(xiàng)只有AB、。（）25、A、B、C三個(gè)變量組成的最小項(xiàng)共用8個(gè)。（）26、27、卡諾圖中，兩個(gè)相鄰的最小項(xiàng)至少有一個(gè)變量互反。（28、將函數(shù)的真值表中函數(shù)為0的那些最小項(xiàng)相加，便是函數(shù)的最小項(xiàng)表達(dá)式。（和都是函數(shù)F(A,B,C,D)最小項(xiàng)。（）））29、組合邏輯電路具有記憶功能。（30、加法器屬于組合邏輯電路。（））31、譯碼器沒(méi)有記憶功能。（32、編碼器和譯碼器屬于時(shí)序邏輯電路。（33、基本RS觸發(fā)器在觸發(fā)信號(hào)同時(shí)作用期間，其輸出狀態(tài)不定。（）））34、RS觸發(fā)器具有記憶功能。（35、觸發(fā)器沒(méi)有記憶功能。（））36、觸發(fā)器屬于組合邏輯電路。（37、寄存器屬于組合邏輯電路。（））38、在同步RS觸發(fā)器中，不允許R和S同時(shí)為1。（39、同步RS觸發(fā)器是CP=1期間有效。（40、同步RS觸發(fā)器只有在CP信號(hào)到來(lái)后，才依據(jù)RS信號(hào)的變化來(lái)改變輸出的狀態(tài)。（41、主從RS觸發(fā)器是CP上升沿有效。（））））42、同步D觸發(fā)器只有置1功能。（43、若D觸發(fā)器的輸入D=1，則當(dāng)CP到來(lái)后其輸出Q=1。（44、JK觸發(fā)器具有置1、置0、保持、翻轉(zhuǎn)功能。（45、JK觸發(fā)器的輸出狀態(tài)是在CP脈沖前沿到來(lái)時(shí)發(fā)生變化。（46、JK觸發(fā)器可以直接當(dāng)成RS觸發(fā)器使用。（）））））47、48、49、50、會(huì)產(chǎn)出競(jìng)爭(zhēng)冒險(xiǎn)。（）會(huì)產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)。（）消除競(jìng)爭(zhēng)冒險(xiǎn)，只需要加上冗余項(xiàng)AB。（）消除競(jìng)爭(zhēng)冒險(xiǎn)，只需要加上冗余項(xiàng)。（）四、簡(jiǎn)答題（每題10分，共20分）1、組合邏輯電路的基本分析方法是什么？2、組合邏輯電路的基本設(shè)計(jì)方法是什么？3、觸發(fā)器必須具備什么條件？4、已知D觸發(fā)器的時(shí)鐘脈沖CP及輸入端D的波形如圖4－4所示，試畫(huà)出Qn+1的波形（設(shè)Qn=0，CP下降沿觸發(fā)）。圖4－45、利用卡諾圖化簡(jiǎn)F(A,B,C,D)=Σm(0,2,3,6,7,8,10,11,13,15)至最簡(jiǎn)與非式。6、利用卡諾圖化簡(jiǎn)Y(A,B,C,D)=Σm(0,1,2,5,6,7,8,9,11,14,15)為最簡(jiǎn)與非式。7、用卡諾圖法把邏輯函數(shù)Y（A,B,C,D）=Σm(0,1,2,3,6,8,)+Σd(10,11,12,13,14,15)化簡(jiǎn)為最簡(jiǎn)與或表達(dá)式。8、用卡諾圖法把邏輯函數(shù)Y（A,B,C,D）=Σm(0,1,2,4,12,14)+Σd(5,6,7,8,9,10)化簡(jiǎn)為最簡(jiǎn)與或表達(dá)式。9、用公式法將邏輯函數(shù)，化為最簡(jiǎn)的“與或”表達(dá)式。10、化簡(jiǎn)邏輯函數(shù)五、綜合題（每題20分，共20分）1、寫(xiě)出如圖5-1所示電路的邏輯表達(dá)式，并說(shuō)明電路的功能。圖5-12、寫(xiě)出如圖5-2所示電路輸出信號(hào)的邏輯表達(dá)式，并列出真值表。圖5-23、用與非門(mén)設(shè)計(jì)一個(gè)舉重裁判表決電路。設(shè)舉重比賽有3個(gè)裁判，一個(gè)主裁判和兩個(gè)副裁判。杠鈴?fù)耆e上的裁決由每一個(gè)裁判按一下自己面前的按鈕來(lái)確定。只有當(dāng)兩個(gè)或兩個(gè)以上裁判判定成功，并且其中有一個(gè)為主裁判時(shí)，表明成功的燈才亮。4、某工程進(jìn)行檢測(cè)驗(yàn)收，在４項(xiàng)驗(yàn)收指標(biāo)中，A、B、C三項(xiàng)指標(biāo)多數(shù)合格則驗(yàn)收通過(guò)，但前提條件是D項(xiàng)的指標(biāo)必須合格，否則檢測(cè)驗(yàn)收不予通過(guò)。試用與非門(mén)設(shè)計(jì)一個(gè)能滿足此要求的組合邏輯電路。5、現(xiàn)有一JK觸發(fā)器如圖5－5所示，請(qǐng)轉(zhuǎn)換為D觸發(fā)器。圖5－5參考答案：一、填空1、1110002、10111.0013、0.644、0.D5、2C6、12.257、1078、1029、2A10、2D2.811、2A.412、現(xiàn)態(tài)13、次態(tài)14、CMOS15、116、觸發(fā)器17、18、置J=1，K=119、020、021、存儲(chǔ)記憶22、JK23、0,124、1025、126、127、A28、A29、130、031、同或32、33、A+B34、原來(lái)的狀態(tài)35、保持36、時(shí)序電路37、0.338、與、或、非39、異步40、0、141、142、時(shí)序43、組合44、組合45、時(shí)序46、存儲(chǔ)47、時(shí)序48、449、時(shí)序邏輯電路50、加法器二、單項(xiàng)選擇題1、B2、C3、B4、A5、D6、D7、C8、C9、C10、B11、D12、A13、B14、D15、B16、D17、C18、C19、C20、B21、B22、B23、A24、D25、B26、B27、B28、A29、C30、C31、C32、A33、C34、A35、A36、A37、D38、D39、D40、A41、C42、A43、B44、B45、A46、D47、C48、B49、B50、D三、判斷題（正確的在括號(hào)內(nèi)記“√”，錯(cuò)誤的記“×”。）1、√2、√3、√4、×5、√6、√7、×8、√9、×10、×11、×12、×13、√14、×15、×16、×17、√18、×19、√20、√21、×22、√23、×24、×25、√26、×27、×28、×29、×30、√31、√32、×33、×34、√35、×36、×37、×38、√39、√40、√41、×42、×43、√44、√45、×46、√47、√48、×49、√50、×四、簡(jiǎn)答題1、組合邏輯電路的基本分析方法是什么？答：（1）由邏輯圖寫(xiě)出邏輯表達(dá)式；（2）化簡(jiǎn)及變換；（3）列真值表；（4）電路邏輯功能描述。2、組合邏輯電路的基本設(shè)計(jì)方法是什么？答：（1）確定輸入、輸出變量；（2）列真值表；（3）寫(xiě)表達(dá)式（化簡(jiǎn)及變換）；（4）畫(huà)邏輯圖。3、觸發(fā)器必須具備什么條件？答：（1）具有兩個(gè)穩(wěn)定的狀態(tài)（0狀態(tài)和1狀態(tài)）；（2）在輸入信號(hào)作用下，觸發(fā)器可以從一個(gè)狀態(tài)轉(zhuǎn)換到另一個(gè)狀態(tài)。（3）輸入信號(hào)撤除后，觸發(fā)器可以保持接收到信息（具有記憶功能）。4、已知D觸發(fā)器的時(shí)鐘脈沖CP及輸入端D的波形如圖4－4所示，試畫(huà)出Qn+1的波形（設(shè)Qn=0，CP下降沿觸發(fā)）。圖4－4解：5、利用卡諾圖化簡(jiǎn)F(A,B,C,D)=Σm(0,2,3,6,7,8,10,11,13,15)至最簡(jiǎn)與非式。解：6、利用卡諾圖化簡(jiǎn)Y(A,B,C,D)=Σm(0,1,2,5,6,7,8,9,11,14,15)為最簡(jiǎn)與非式。解：7、用卡諾圖法把邏輯函數(shù)Y（A,B,C