觸摸感應(yīng)電路中的ESD保護(hù)結(jié)構(gòu)設(shè)計(jì)方案

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電容式觸摸感應(yīng)檢測(cè)按鍵電路是一類對(duì)靜電特別敏感的電路，因此靜電放電（ESD）保護(hù)構(gòu)造的選擇問題對(duì)這一類電路顯得特別重要。一方面要確保所選擇的ESD保護(hù)構(gòu)造有足夠的抗靜電能力，另一方面這種ESD保護(hù)構(gòu)造又不能使芯片的面積和成本增加太多，基于此要求，介紹了3種應(yīng)用在電容式觸摸感應(yīng)檢測(cè)按鍵電路中的ESD保護(hù)構(gòu)造。主要描述了這3種構(gòu)造的電路形式和版圖布局，著重闡述了為滿足電容式觸摸感應(yīng)檢測(cè)按鍵電路的具體要求而對(duì)這3種構(gòu)造所作的改良。列出了這3種改良過后的ESD保護(hù)構(gòu)造的特點(diǎn)、所占用芯片面積以及抗靜電能力測(cè)試結(jié)果的比較。結(jié)果說明，經(jīng)過改良后的3種ESD保護(hù)構(gòu)造在保護(hù)能力、芯片面積利用率以及可靠性等方面都有了非常好的提升。

電容式觸摸感應(yīng)檢測(cè)按鍵電路是近年來行業(yè)內(nèi)較高的集成電路產(chǎn)品，這類電路通常設(shè)有一路或者多路高靈敏度的感應(yīng)輸入端，實(shí)際應(yīng)用時(shí)通過人體手指靠近芯片檢測(cè)電荷的移動(dòng)，產(chǎn)生額外電容而改變頻率或占空比，從而判斷人體手指觸摸動(dòng)作，實(shí)現(xiàn)按鍵功能。眾所周知人體是的靜電攜帶者，因此在人體手指靠近芯片時(shí)會(huì)有大量靜電向芯片傳送，將產(chǎn)生潛在的破壞電壓、電流以及電磁場(chǎng)，從而將芯片擊毀，這就是靜電保護(hù)（electronicstaticdischarge，ESD）問題。ESD是金屬－氧化物－半導(dǎo)體（metal-oxide-semiconductor，MOS）集成電路中重要的可靠性問題之一，尤其是針對(duì)本文所討論的電容式觸摸感應(yīng)檢測(cè)按鍵電路。為了保證高可靠性，這類電路的ESD保護(hù)能力通常要求到達(dá)8000V，甚至要到達(dá)10000V，因此必須通過在電路中參加有效的ESD保護(hù)構(gòu)造才能滿足設(shè)計(jì)要求。此外，這種保護(hù)構(gòu)造又不能占用太多的芯片面積，否則將明顯增加芯片成本，從而限制芯片的推廣應(yīng)用。因此如何選擇合適的ESD保護(hù)構(gòu)造，既能保護(hù)這一類觸摸感應(yīng)按鍵檢測(cè)電路，又不至于太多增加芯片成本是這類電路設(shè)計(jì)中至關(guān)重要的問題。

本文介紹了3種應(yīng)用于筆者所開發(fā)的電容式觸摸感應(yīng)檢測(cè)按鍵電路中的ESD保護(hù)構(gòu)造。這3種保護(hù)構(gòu)造在傳統(tǒng)ESD構(gòu)造根底上結(jié)合電容式觸摸感應(yīng)檢測(cè)按鍵電路的具體特點(diǎn)開展全面改良，以到達(dá)保護(hù)電路且盡量少地增加芯片面積的要求。這些構(gòu)造也適用于其他類似的電路，希望能夠給廣闊從事集成電路設(shè)計(jì)的工程師在考慮ESD問題時(shí)提供一些參考設(shè)計(jì)。

1、3種ESD保護(hù)構(gòu)造

1.1、二極管加電阻ESD保護(hù)構(gòu)造

圖1（a）是MOS集成電路中常見的一種ESD保護(hù)構(gòu)造。需要在電路的每一個(gè)壓焊點(diǎn)都插入該構(gòu)造，保護(hù)圖中的Mp和Mn兩個(gè)MOS管。這種構(gòu)造包括與壓焊點(diǎn)直接相連的柵極和源極短接的PMOS管Mp以及柵極和源極短接的NMOS管Mn.其中Mp和Mn這兩個(gè)管子可以等效成兩個(gè)二極管D1和D2.實(shí)際應(yīng)用時(shí)在壓焊點(diǎn)上會(huì)引入較大的靜電，根據(jù)晶體管原理，這個(gè)較大的靜電會(huì)引起Mp和Mn兩個(gè)管子被雪崩擊穿。通過插入圖1（a）中的ESD保護(hù)構(gòu)造，在這個(gè)大靜電還沒有到達(dá)Mp和Mn之前首先引起兩個(gè)二極管D1和D2反向擊穿，形成到電源和地的電流通路，把大電流泄放掉；另外電阻R起限流作用。這兩個(gè)措施就起到了保護(hù)Mp和Mn的作用。這種ESD保護(hù)構(gòu)造的ESD保護(hù)能力通常在2000～3000V.為了進(jìn)一步提高ESD保護(hù)能力，在電容式觸摸感應(yīng)檢測(cè)按鍵電路中對(duì)這種構(gòu)造開展改良，如圖1（b）所示。圖1（b）顯示了一種針對(duì)NMOS管的三級(jí)二極管加電阻網(wǎng)絡(luò)的ESD保護(hù)構(gòu)造，針對(duì)PMOS管的保護(hù)構(gòu)造與此類似。每的原理與圖1（a）類似，但這種構(gòu)造能夠利用三級(jí)電阻和二極管網(wǎng)絡(luò)的限流和分壓作用提供多個(gè)泄放通路，從而逐級(jí)泄放大電流，提高ESD保護(hù)能力。以圖1（b）中的MOS管Mn為例來說明這種改良的ESD保護(hù)構(gòu)造的電路構(gòu)造參數(shù)應(yīng)該如何選擇。Mn的柵擊穿電壓是12.5V，按照ESD保護(hù)原理，經(jīng)過多級(jí)限流電阻之后落在Mn柵極的電壓須小于這個(gè)管子的柵擊穿電壓，保護(hù)電路才能起到保護(hù)作用，通過計(jì)算，采用三級(jí)二極管加電阻網(wǎng)絡(luò)構(gòu)造可以到達(dá)保護(hù)Mn的目的，其中每限流電阻值為100Ω，而D1，D2和D33個(gè)二極管也可以采用圖1（a）中所示的柵極和源極短接的MOS管。圖1二極管加電阻ESD保護(hù)構(gòu)造1.2、可控硅整流器的ESD保護(hù)構(gòu)造

圖2（a）是可控硅整流器（siliconcontrolledrectifiers，SCR）ESD保護(hù)構(gòu)造的縱向剖面圖，圖2（b）是這種構(gòu)造的等效電路圖。

圖2（b）中Mp是一個(gè)柵極和源極短接的PMOS管，起到ESD保護(hù)作用；Q1是一個(gè)pnp型三極管，其發(fā)射區(qū)是由n阱內(nèi)的p+擴(kuò)散區(qū)構(gòu)成，n阱是它的基區(qū)，p襯底作為集電區(qū)；另一個(gè)Q2是npn型三極管，阱外的n+是其發(fā)射區(qū)，p襯底是它的基區(qū)，n阱是集電區(qū)。以上兩個(gè)管子組成一個(gè)稱之為可控硅整流器的4層半導(dǎo)體器件。這4層依次是p+擴(kuò)散區(qū)、n阱、p襯底和n+擴(kuò)散區(qū)，此種pnpn構(gòu)造內(nèi)有npn和pnp之間的正反應(yīng)，提供了良好的ESD泄放通路，具有非常明顯的ESD保護(hù)性能。因此在芯片的每一個(gè)壓焊點(diǎn)上都插入這樣一個(gè)構(gòu)造，就能在的布局面積下提供的ESD防護(hù)能力。圖2（b）中R1是n阱接觸電阻，R2是p襯底接觸電阻。

據(jù)半導(dǎo)體器件原理，上述的4層構(gòu)造作為ESD保護(hù)器件來說，其起始導(dǎo)通電壓等效于MOS工藝下n阱與p襯底之間的擊穿電壓。由于n阱具有較低的摻雜濃度，這是由半導(dǎo)體工藝所決定的，因此其與p襯底之間的擊穿電壓高達(dá)30～50V，如此高的擊穿電壓使SCR構(gòu)造在ESD防護(hù)設(shè)計(jì)上需要再加上額外的二級(jí)保護(hù)構(gòu)造，在圖2（b）中已經(jīng)標(biāo)注出來。這是因?yàn)閳D2（b）中需要保護(hù)的MOS管M的柵擊穿電壓只有12.5V左右，而SCR要到30V以上才導(dǎo)通，在ESD電壓尚未升到30V之前，這個(gè)SCR構(gòu)造是關(guān)閉的，這時(shí)SCR器件所要保護(hù)的M管早就被ESD電壓破壞了，因此必須參加二級(jí)保護(hù)構(gòu)造。利用這個(gè)二級(jí)保護(hù)構(gòu)造，在其被ESD破壞之前，SCR構(gòu)造能夠被觸發(fā)導(dǎo)通，從而泄放ESD電流，只要SCR構(gòu)造一導(dǎo)通，其低的保持電壓便會(huì)鉗制住ESD電壓在很低的值，因此這個(gè)SCR構(gòu)造可以有效地保護(hù)M管。但這種額外增加的二級(jí)保護(hù)構(gòu)造必然會(huì)造成芯片面積的增加，導(dǎo)致芯片成本的上升。圖2SCRESD保護(hù)構(gòu)造縱向剖面圖及其等效電路圖為解決這個(gè)問題，在電容式觸摸感應(yīng)檢測(cè)按鍵電路中采用了一種改良的SCRESD保護(hù)構(gòu)造。在該構(gòu)造中增加一個(gè)圖2（b）虛線框中所示的薄柵氧NMOS管Q3.依據(jù)晶體管原理，擊穿電壓與柵氧是直接相關(guān)的。這個(gè)NMOS管以橫跨的方式在n阱與p襯底的界面上，可以使SCR構(gòu)造的起始導(dǎo)通電壓下降到10～15V，這就使SCR構(gòu)造不需要額外的二級(jí)保護(hù)構(gòu)造便可以有效地保護(hù)電路內(nèi)部M管，從而減小了芯片面積。SCR構(gòu)造的導(dǎo)通過程描述如下：其內(nèi)嵌的薄柵NMOS管Q3發(fā)生回流擊穿時(shí)，引發(fā)電流自其柵極流向p襯底，這會(huì)引起電流自n阱流向p襯底，也因而觸發(fā)了SCR構(gòu)造的導(dǎo)通。為了防止SCR構(gòu)造在普通MOS管正常工作情形下會(huì)被導(dǎo)通，其內(nèi)嵌的薄柵NMOS管Q3的柵極必須要連接到地，以保持該NMOS管關(guān)閉，如圖2（b）所示。

圖3顯示了改良的SCRESD保護(hù)構(gòu)造的版圖，包括作為ESD保護(hù)器件的Q1，Q2和寬長(zhǎng)比為180/1的PMOS管Mp，還有就是作為ESD二級(jí)保護(hù)器件的薄柵管Q3.圖中VDD是管子所接的電源端，GND是管子所接的地端。圖3改良的SCRESD保護(hù)構(gòu)造版圖1.3、全芯片ESD保護(hù)構(gòu)造、

圖4顯示了一種全芯片的ESD保護(hù)電路構(gòu)造。這種保護(hù)構(gòu)造由ESD泄放及保護(hù)構(gòu)造和常規(guī)二極管保護(hù)構(gòu)造兩部分組成。其中ESD泄放及保護(hù)構(gòu)造由RC網(wǎng)絡(luò)、Mp和Mn兩個(gè)邏輯控制管以及ESD電流泄放管TESD等組成。這部分原理簡(jiǎn)述如下：ESD對(duì)電路的損傷主要是電路的pn逆向擊穿造成的不可逆而導(dǎo)致電路漏電。當(dāng)VDD網(wǎng)絡(luò)上出現(xiàn)ESD電壓時(shí)，圖中Vx點(diǎn)的初始電壓為零，由于電容的“惰性”，其兩端電壓不能突變，因此Mp管導(dǎo)通，Vg端電壓將隨著ESD電壓上升，TESD管導(dǎo)通，為ESD電流提供了一條到地的泄放通路。TESD的薄柵氧決定了圖中Vg點(diǎn)的電壓不能上升太高，否則會(huì)擊穿柵氧從而損壞器件。因此RC網(wǎng)絡(luò)充電抬高Vx端電壓，限制Vg升高，RC充電時(shí)間一定要能夠保證ESD能泄放完才關(guān)斷Mn管，一般要求在200ns左右，要求TESD管的設(shè)計(jì)能夠承載大電流，因此要設(shè)計(jì)足夠的柵寬長(zhǎng)比。正常情況下，TESD管的柵壓為0V，其實(shí)是關(guān)閉的，因此不影響芯片的正常工作。圖4全芯片ESD保護(hù)電路構(gòu)造這種全芯片的ESD保護(hù)構(gòu)造能夠很好地提高電路的ESD保護(hù)能力，但當(dāng)半導(dǎo)體工藝到深亞微米階段，為了防止熱載流子效應(yīng)，都會(huì)在MOS的源漏端采用淺摻雜（lightlydopeddrain，LDD）構(gòu)造。圖4中的TESD管就采用了LDD構(gòu)造。當(dāng)TESD管導(dǎo)通泄放ESD電流時(shí)，大電流從這個(gè)管子的表面通過，這樣結(jié)深很淺的淺摻雜處很容易損壞，從而限制了這種全芯片ESD保護(hù)構(gòu)造的防護(hù)能力。

在電容式觸摸感應(yīng)檢測(cè)按鍵電路中采用了一種改良的全芯片ESD保護(hù)構(gòu)造，改良的是ESD電流泄放管TESD的連接方式，如圖4所示。經(jīng)過改良后，TESD管的柵接地，而Vg輸出接TESD管的襯底，其余器件構(gòu)造和參數(shù)保持不變。與通常的全芯片ESD保護(hù)構(gòu)造相比，這種改良的全芯片ESD保護(hù)構(gòu)造引入了寄生的橫向npn管，如圖4所示。

在這種改良的全芯片ESD構(gòu)造中，當(dāng)VDD網(wǎng)絡(luò)上出現(xiàn)ESD電壓時(shí)，會(huì)引起Vg電壓變化，由于電壓的存在，會(huì)引起襯底上電子的遷移而形成電流，電流流過襯底電阻后會(huì)抬高寄生npn管的基極電壓，終會(huì)觸發(fā)這個(gè)npn管的導(dǎo)通，這時(shí)ESD電流是通過npn管在襯底上流過而不是在MOS管表面流過，TESD管并沒有開啟而是用其寄生的橫向npn管來泄放ESD電流，而LDD構(gòu)造不會(huì)受到ESD電流的損害，這樣就能大幅提高這種保護(hù)電路ESD防護(hù)能力。

圖5中虛線框部分是這種改良的全芯片ESD保護(hù)構(gòu)造的版圖，該圖顯示了邏輯控制管Mp，Mn和RC網(wǎng)絡(luò)以及重要的薄柵管TESD的位置，其中電容與其下的阱電阻組成ESD探測(cè)器。從圖5可以看出，一個(gè)全芯片的ESD保護(hù)構(gòu)造所占的芯片面積只比一個(gè)壓焊點(diǎn)的面積略大，也就是說在某一個(gè)芯片中插入這種全芯片的ESD保護(hù)構(gòu)造后，不會(huì)引起該芯片的面積增加太多，但可以大大提高該芯片的ESD保護(hù)能力。圖5全芯片ESD保護(hù)構(gòu)造的版圖2、3種ESD保護(hù)構(gòu)造比較和測(cè)試結(jié)果

2.1、3種構(gòu)造在不同ESD測(cè)試模式下的優(yōu)劣性比較

對(duì)于芯片的每個(gè)端口，都有4種ESD的測(cè)試模式，針對(duì)±VDD和±VSS模式開展測(cè)試，分別稱為所有測(cè)試腳對(duì)+VDD的PS模式，所有測(cè)試腳對(duì)－VDD的NS模式，所有測(cè)試腳對(duì)+VSS的PD模式和所有測(cè)試腳對(duì)－VSS的ND模式。如圖6所示，針對(duì)其中某一個(gè)測(cè)試腳，施加正的或負(fù)的ESD電壓，其余不測(cè)的端口全部懸空，只有當(dāng)4種模式全部成功通過某一電壓（如4000V）測(cè)試，才能認(rèn)為此端口的ESD保護(hù)能力到達(dá)了4000V.圖64種ESD測(cè)試模式對(duì)于二極管加電阻的ESD保護(hù)構(gòu)造，其中二極管通常采用柵極接地的NMOS管和柵極接電源的PMOS管來實(shí)現(xiàn)。采用這種ESD保護(hù)構(gòu)造的電路一般對(duì)NS和PD兩種測(cè)試模式的ESD能力保護(hù)比較高，而針對(duì)ND和PS兩種測(cè)試模式的ESD保護(hù)能力則要差許多。這是因?yàn)樵贜S測(cè)試模式下某一個(gè)測(cè)試腳上接入負(fù)的ESD電壓，NMOS管寄生的二極管正向?qū)?，同理PD模式下VDD端接地，某一個(gè)測(cè)試腳上接入正ESD電壓，PMOS寄生的二極管正向?qū)ǎ鐖D1（b）所示。在ND和PS模式下，寄生二極管需要反向擊穿來泄放ESD電流。對(duì)于某一特定器件所能承受的ESD能量是固定的，二極管的正向?qū)妷簽?.7V左右，遠(yuǎn)小于其反向擊穿電壓，因此二極管正向?qū)〞r(shí)能承受的ESD泄放電流也遠(yuǎn)遠(yuǎn)大于其反向擊穿時(shí)，即ESD電壓遠(yuǎn)高于反向擊穿時(shí)的ESD電壓。因此ND和PS模式下ESD保護(hù)能力差是這種保護(hù)構(gòu)造的缺點(diǎn)。

同樣，可控硅整流器ESD保護(hù)構(gòu)造也有同樣的問題。全芯片ESD保護(hù)電路正好可以解決這個(gè)問題，從而顯示出這種構(gòu)造較前兩種構(gòu)造的優(yōu)越性。原理簡(jiǎn)述如下：以PS模式為例，電源腳懸空，地腳接低電平，在沒有全芯片ESD保護(hù)電路時(shí)，D1寄生二極管將反向擊穿泄放ESD電流，而現(xiàn)在ESD電壓則會(huì)通過D2充到VDD網(wǎng)絡(luò)上，如圖4所示，再通過ESD保護(hù)電路泄放到地。以上ESD泄露方式防止了D1反向擊穿情況的出現(xiàn)，同理ND模式也可以用這種思路分析。

2.2、3種構(gòu)造所占用的芯片面積以及ESD耐壓測(cè)試結(jié)果比較

將以上3種構(gòu)造應(yīng)用到電容式觸摸感應(yīng)按鍵檢測(cè)電路的設(shè)計(jì)中，芯片采用的是0.35μmMOS工藝，共有10個(gè)壓焊點(diǎn)。3種構(gòu)造所占用的芯片面積如下表1所示。表中A為ESD構(gòu)造所占用的芯片面積，VESD為ESD耐壓測(cè)試的電壓。表13種ESD保護(hù)構(gòu)造所占用的芯片面積和實(shí)際ESD耐壓測(cè)試結(jié)果對(duì)采用3種改良的ESD保護(hù)構(gòu)造的芯片開展ESD耐壓測(cè)試，結(jié)果如下表1所示。從表1比較結(jié)果可以看出，全芯片ESD保護(hù)構(gòu)造比二極管ESD保護(hù)構(gòu)造所占用的芯片面積增加了16800μm2，面積增加的比例為16%，但ESD保護(hù)能力提高了2倍多；而跟可控硅整流器ESD保護(hù)構(gòu)造相比，全芯片ESD保護(hù)構(gòu)造所占的芯片面積只有可控硅整流器ESD保護(hù)構(gòu)造的60%，但ESD保護(hù)能力卻提高了2000V，說明全芯片ESD保護(hù)構(gòu)造具有的ESD保護(hù)能力。

2.3、3種構(gòu)造的ESD保護(hù)能力測(cè)試結(jié)果

用ESD模型之一的人體模型工業(yè)測(cè)試標(biāo)準(zhǔn)HBMMIL—STD—883F3.15.7對(duì)采用以上3種改良后的ESD保護(hù)構(gòu)造的電容式觸摸感應(yīng)檢測(cè)按鍵電路開展ESD保護(hù)能力測(cè)試。以PS模式為例具體說明測(cè)試方法如下：每種電路準(zhǔn)備3個(gè)樣品，這3個(gè)樣品首先必須通過功能的測(cè)試；電源腳懸空，地腳接低電平，其他所有管腳也都浮懸空，在某一個(gè)測(cè)試腳上施加正電壓來等效實(shí)際電路使用時(shí)所承受的正的ESD電壓，起始電壓為500V，以后每做測(cè)試電壓往上增加500V，也就是說步進(jìn)電壓為500V；然后監(jiān)控該測(cè)試腳在施加ESD電壓前后的電流－電壓曲線，通常采用包絡(luò)線法來判斷施加ESD電壓前后測(cè)試腳的電流－電壓曲線的變化。當(dāng)相對(duì)包絡(luò)線小于15%判斷為施