2021年山東大學(xué)軟件工程專業(yè)《計(jì)算機(jī)組成原理》科目期末試卷A(有答案)

2021年山東大學(xué)軟件工程專業(yè)《計(jì)算機(jī)組成原理》科目期末試卷A（有答案）一、選擇題1256MB4M×8DRAMDRAM芯片的地址引腳和數(shù)據(jù)引腳總數(shù)是（）。A.19 B.22 C.30 D.362SRAM512×8位，除電源和接地端外，該芯片引出線的最小數(shù)目應(yīng)該是（）。A.23 B.25 C.50 D.19348位補(bǔ)碼分別表示：rl=FEH，r2=F2H，r3=90H，r4=F8H，若將8位寄存器中，則下列運(yùn)算會發(fā)生溢出的是（）。A.rlxr4 B.r2xr3 C.rlxr4 D.r2xr44、下列關(guān)于定點(diǎn)數(shù)原碼一位乘算法的描述正確的是（）。I.符號位不參加運(yùn)算，根據(jù)數(shù)值位的乘法運(yùn)算結(jié)果確定結(jié)果的符號位II.在原碼一位乘算法過程中，所有移位均是算術(shù)移位操作Ⅲ.假設(shè)兩個(gè)n位數(shù)進(jìn)行原碼一位乘，部分積至少需要使用n位奇存器A.II，IIIC.只有IIIB.只有ⅢD.全錯(cuò)5、下列關(guān)于各種移位的說法中正確的是（）。I.假設(shè)機(jī)器數(shù)采用反碼表示，當(dāng)機(jī)器數(shù)為負(fù)時(shí)，左移時(shí)最高數(shù)位丟0，結(jié)果出錯(cuò)；右移時(shí)最低數(shù)位丟0，影響精度Ⅱ在算術(shù)移位的情況下，補(bǔ)碼左移的前提條件是其原最高有效位與原符號位要相同Ⅲ.在算術(shù)移位的情況下，雙符號位的移位操作中只有低符號位需要參加移位操作（A.Ⅲ、Ⅱ 只有Ⅱ C.只有Ⅲ 全錯(cuò)6、某機(jī)器I/O設(shè)備采用異步串行傳送方式傳送字符信息，字符信息格式為1位起始位、811640數(shù)據(jù)傳輸率應(yīng)為（）。A.640b/s B.640B/s C.6400B/s D.6400b/s7、某總線共有88根信號線，其中數(shù)據(jù)總線為32根，地址總線為20根，控制總線36根，總線工作頻率為66MHz、則總線寬度為（），傳輸速率為（）A.32bit264MB/s B.20bit254MB/s C.20bit264MB/sD.32bit254MB/s8存取速度由慢到快的排列順序正確的是（）。A.外存、主存、Cache、寄存器B.外存、主存、寄存器、CacheC.外存、Cache、寄存器、主存D.主存、Cache、寄存器、外存9、計(jì)算機(jī)（）負(fù)責(zé)指令譯碼。A.算術(shù)邏輯單元B.控制單元（或者操作碼譯碼器）C.存儲器電路D.輸入/輸出譯碼電路104個(gè)功能段組成，指令流經(jīng)各功能段的時(shí)間（之間的緩存時(shí)間）90ns，80ns、70ns60nsCPU時(shí)鐘周期至少是）（）。A.90ns B.80ns C.70ns D.60ns11、在微程序控制器中，微程序的入口微地址是通過（）得到的。A.程序計(jì)數(shù)器PCB.前條微指令C.PC+1D.指令操作碼映射12、下列關(guān)于各種尋址方式獲取操作數(shù)快慢的說法中，正確的是（）。I.立即尋址快于堆棧尋址Ⅱ.Ⅲ.寄存器一次間接尋址快于變址尋址Ⅳ.變址尋址快于一次間接尋址A.I、IV B.ⅡⅢ C.I、、IV 、13、下列對RISC的描述中，正確的有（）。I.支持的尋址方式更多Ⅱ.大部分指令在一個(gè)機(jī)器周期完成Ⅲ.通用寄存器的數(shù)量多Ⅳ.指令字長不固定A.I、Ⅳ B.Ⅱ、Ⅲ C.、Ⅱ、Ⅲ D.、Ⅱ、、Ⅳ1441→2→3→411011，21111.30011，4級中0001，則修改后的優(yōu)先順序從高到低為（）。A.3→2→1→4B.1→3→4→2C.2→1→3→4D.2→3→1→415、計(jì)算機(jī)的外部設(shè)備指（）A.輸入/輸出設(shè)備B.外存儲器C.輸入/輸出設(shè)備和外存儲器D.以上均不正確二、填空題16、一個(gè)定點(diǎn)數(shù)和 兩部分組成。17、指令尋址的基本方式有兩種方式和 方式。18、PCI總線采仲裁方式，每一個(gè)PCI設(shè)備都有獨(dú)立的總線請求和總線授權(quán)兩信號線與 相連。19、PCI總線是當(dāng)前流行的總線。它是一個(gè)且與 無關(guān)的標(biāo)準(zhǔn)總線。20、字節(jié)多路通道可允許多個(gè)設(shè)備進(jìn)型操作，數(shù)據(jù)傳送單位 21、CPU能直接訪和 但不能直接訪問磁盤和光盤。22、為了解決多同時(shí)競爭總，必須具部件。23、虛擬存儲器指的層次，它給用戶提供了一個(gè)比實(shí)空間大的多 空間。24、微程序設(shè)計(jì)技術(shù)是利方法設(shè)計(jì) 的一門技術(shù)。25、漢字、 、 是計(jì)算機(jī)用于漢字輸入、內(nèi)部處理、輸出三種同用途的編碼。三、名詞解釋題26、存儲器：27、中斷向量方式：28、DRAM：29、碼元：四、簡答題30、I/0設(shè)備與主機(jī)交換信息時(shí)，共有哪幾種控制方式。簡述他們的特點(diǎn)。31、靜態(tài)存儲器依靠什么存儲信息？動(dòng)態(tài)存儲器又依靠什么原理存儲信息？試比較它們的優(yōu)缺點(diǎn)。32、控制單元的功能是什么？其輸入受什么控制？33、指令和數(shù)據(jù)均存放在內(nèi)存中，計(jì)算機(jī)如何從時(shí)間和空間上區(qū)分它們是指令還是數(shù)據(jù)。五、計(jì)算題34、已知計(jì)算機(jī)的字長為32位，存儲器的容量為1MR.如果按字節(jié)、半字、字、雙字尋址，尋址范圍各是多少？35、設(shè)有一個(gè)1MB容量的存儲器，字長為32位，問：若按字節(jié)編址，地址寄存器、數(shù)據(jù)寄存器各為幾位？編址范圍為多大？若按半字編址，地址寄存器、數(shù)據(jù)寄存器各為幾位？編址范圍為多大？若按字編址，地址寄存器、數(shù)據(jù)寄存器各為兒位？編址范圍為多大？36、某32位計(jì)算機(jī)，CPU主頻為800MHz，Cache命中時(shí)的CPI為4，Cache塊大小為32B；主存采用8體交叉存儲方式，每個(gè)體的存儲字長為32位、存儲周期為40ns；存儲器總線寬度為32位，總線時(shí)鐘頻率為200MHz，支持突發(fā)傳送總線事務(wù)。每次讀突發(fā)傳送總線事務(wù)的過程包括送首地址和命令、存儲器準(zhǔn)備數(shù)據(jù)和傳送數(shù)據(jù)。每次突發(fā)傳送32B，傳送地址或32位數(shù)據(jù)均需一個(gè)總線時(shí)鐘周期。請回答下列問題，要求給出理由或計(jì)算過程。CPU和總線的時(shí)鐘周期各為多少？總線的帶寬（即最大數(shù)據(jù)傳輸率）為多少？Cache缺失時(shí)，需要用幾個(gè)讀突發(fā)傳送總線事務(wù)來完成一個(gè)主存塊的讀取？存儲器總線完成一次讀突發(fā)傳送總線事務(wù)所需的時(shí)間是多少？若程序BP執(zhí)行過程中，共執(zhí)行了1001.2次訪存，Cache缺失率為5%BP的CPU執(zhí)行時(shí)間是多少？六、綜合題37、某計(jì)算機(jī)采用頁式虛擬存儲管理方式，按字節(jié)編址，虛擬地址為32位，物理地址為24位，頁大小為8KB:TLB采用全相聯(lián)映射；Cache數(shù)據(jù)區(qū)大小為64KB，按2路組相聯(lián)方式組織，主存塊大小為64B。存儲訪問過程的示意圖如圖所示。請回答下列問題。圖中字段A~G的位數(shù)各是多少？TLB標(biāo)記字段B中存放的是什么信息？將塊號為4099CacheCache組號是多少？對應(yīng)的H字段內(nèi)容是什么？Cache缺失處理的時(shí)間開銷大還是缺頁處理的時(shí)間開銷大？為什么？為什么Cache可以采用直寫（WriteThrough）策略，而修改頁面內(nèi)容時(shí)總是采用回寫（WriteBack）策略？38、假設(shè)指令流水線分為取指令（IF）、指令譯碼/讀寄存器（ID）、執(zhí)行/有效地址計(jì)算（EX）、存儲器訪問（MEM）、結(jié)果寫回寄存器（WB）5個(gè)過程段?，F(xiàn)有下列指令序列進(jìn)入該流水線。①ADDR1，R2，R；②SUBR4，R1，R5；③ANDR6，R1，R7；④ORR8，R1，R9；⑤XORR10，R1，R11；請回答以下問題：1）如果處理器不對指令之間的數(shù)據(jù)相關(guān)進(jìn)行特殊處理，而允許這些指令進(jìn)入流水線，試問上述指令中哪些將從未準(zhǔn)備好數(shù)據(jù)的R1寄存器中取到錯(cuò)誤的數(shù)據(jù)？2）假如采用將相關(guān)指令延遲到所需操作數(shù)被寫回到寄存器后再執(zhí)行的方式，以解決數(shù)據(jù)相關(guān)的問題，那么處理器執(zhí)行該指令序列需占用多少個(gè)時(shí)鐘周期？39、某機(jī)器采用一地址格式的指令系統(tǒng)，允許直接和間接尋址（機(jī)器按字尋址）機(jī)器配有如下硬件：ACC、MAR、MDR、PC、X、MQ、IR以及變址寄存器R。和基址寄存器Ra，均為16位。若采用單字長指令，共能完成105一次間接尋址的范圍又是多少？是多少？畫出其指令格式并說明各字段的含義。若存儲字長不變，可采用什么方法訪問容量為8MB的主存？需增設(shè)哪些硬件？參考答案一、選擇題、A、D3、B、D、D、B、A、A、B、A、D、C、B、C、C二、填空題16、符號位數(shù)值域17、字向位向18、集中式中央仲裁器19、帶寬處理器20、傳輸字節(jié)21、cache主存22、主設(shè)備控制權(quán)總線仲裁23、主存--外存主存虛擬地址24、軟件操作控制器25、輸入編碼內(nèi)碼字模碼三、名詞解釋題26、存儲器：計(jì)算機(jī)中存儲程序和數(shù)據(jù)的部件，分為內(nèi)存和外存。27、中斷向量方式：是指發(fā)生中斷請求的外圍設(shè)備通過輸入輸出總線主動(dòng)向CPU發(fā)出一個(gè)識別代碼，CPU根據(jù)這個(gè)代碼就可以識別出請求中斷的外圍設(shè)備的中斷方式。28、DRAM：動(dòng)態(tài)隨機(jī)訪問存儲器，利用電容電荷存儲信息，29、碼元：信息傳輸通道中，攜帶數(shù)據(jù)信息的信號單元。四、簡答題30CPUI/0設(shè)備是否已做好準(zhǔn)備，I/02.CPUI/0設(shè)備后，不查詢設(shè)備是否已準(zhǔn)備就緒，繼續(xù)執(zhí)行自身程序，只是當(dāng)I/0CPU發(fā)出中斷CPU3.直接存儲器存取方式主存I/0I/0設(shè)備交換信息時(shí)，無需調(diào)用中斷服務(wù)程序4.I/05.I/0處理機(jī)方式31、答：（1）靜態(tài)存儲器以雙穩(wěn)態(tài)觸發(fā)器為存儲信息的物理單元，依靠內(nèi)部交叉反饋保存信息。速度較快，不需動(dòng)態(tài)刷新，但集成度稍低，功耗大。動(dòng)態(tài)存儲器依靠電容10.需定時(shí)刷新。32、答：控制單元具有發(fā)出各種微操作命令序列的功能33、答：時(shí)間上講，取指令事件發(fā)生在“取指周期”，取數(shù)據(jù)事件發(fā)生在“執(zhí)行周期”。從空間上講，從內(nèi)存讀出的指令流流向控制器（指令寄存器）。從內(nèi)存讀出的數(shù)據(jù)流流向運(yùn)算器（通用寄存器）。五、計(jì)算題34、解：首先1MB=8Mhit（為了在后面的計(jì)算中單位統(tǒng)一）按字節(jié)尋址時(shí)，尋址范圍為：8Mbit/8bit=lMB。按半字尋址時(shí)，尋址范圍為：8Mbit/16bit=512KB。按字尋址時(shí)，尋址范圍為：8Mbit/32bit=256KB。按雙字尋址時(shí)，尋址范圍為：8Mbit/64bit=128KB。35、解析：字長為32位，若按半字編址，則每個(gè)存儲單元存放16位；若按字編址，則每個(gè)存儲單元存放32位。若按字節(jié)編址，1MB=220×8bit208位，編址范圍為00000H~FFFFFH。19位，數(shù)據(jù)寄存器為1600000H~7FFFFH。18位，數(shù)據(jù)寄存器為3200000H~3FFFFH。歸納總結(jié)：主存容量確定后，編址單位越大，對應(yīng)的存儲單元數(shù)量就越少。因此，隨著編址單位的變大，地址寄存器的位數(shù)減少，數(shù)據(jù)寄存器的位數(shù)增加。其實(shí)這個(gè)可以這么來理解，醫(yī)院需要放置1000個(gè)床位，每個(gè)房間放的床位多了，需要的房間自然就少了。36、解析：的時(shí)鐘周期為1/800MHz=1.25ns。總線的時(shí)鐘周期為1/200MHz=5ns?？偩€帶寬為4B×200MHz=800MB/s或4B/5ns=800MB/s。因?yàn)槊看巫x突發(fā)傳送32B，而Cache32B1個(gè)讀突發(fā)傳送總線事務(wù)來完成一個(gè)主存塊的讀取。一次讀突發(fā)傳送總線事務(wù)包括一次地址傳送和32B1個(gè)總線時(shí)鐘周期傳輸?shù)刂?，?ns出需要40ns+（8-1）×5ns=75ns40ns時(shí)，數(shù)據(jù)的讀取與傳輸是可以重疊的，所以只需要加上最后一個(gè)體讀出的數(shù)據(jù)的傳輸時(shí)間即可，即5ns突發(fā)傳送總線事物時(shí)間為5ns+75ns+5ns=85ns。BP的CPUCache命中時(shí)的指令執(zhí)行時(shí)間和Cache缺失時(shí)帶來的額外開銷。命中時(shí)的指令執(zhí)行時(shí)間：100×4×l.25ns=500ns。指令執(zhí)行過程缺失時(shí)的額外開銷：1.2×100×5%×85ns=510ns。可得，BP的CPU執(zhí)行時(shí)間：500ns+510ns=1010ns。六、綜合題37、解析：1）頁大小為8KB，頁內(nèi)偏移地址為13位，故A=B=32-l3=19；D=13；C=24-13=l1：主存塊大小為64B，故G=6。2路組相聯(lián)，每組數(shù)據(jù)區(qū)容量有64B×2=128B，共有64KB/128B=512組，故F=9：E=24-G-F=24-6-9=9。因而A=19，B=19，C=11，D=l3，E=9，F(xiàn)=9，G=6。TLB中標(biāo)記字段B的內(nèi)容是虛頁號，表示該TLB項(xiàng)對應(yīng)哪個(gè)虛頁的頁表項(xiàng)。2）塊號4099=000001000000000011B，因此所映射的Cache組號是000000011B=3，對應(yīng)的H字段內(nèi)容為000001000B。Cache而Cache缺失只訪問主存。慢得多，所以，在Cache——主存層次，Cache——外存（磁盤）層次，修改頁面內(nèi)容時(shí)總是采用寫回策略。38、解析：由題中指令序列可見，ADD指令后的所有指令都用到ADD指令的計(jì)算結(jié)果。表列出了未采用特殊處理的流水線示意，表中ADD指令在WB寄存器R，中，但SUB指令在其ID段就要從寄存器R1中讀取該計(jì)算結(jié)果。同樣AND指令、OR指令也將受到這種相關(guān)關(guān)系的影響。ADD指令只有到第5個(gè)時(shí)鐘周期末尾才能結(jié)束對寄存器R的寫操作，使XOR指令可以正常操作，因?yàn)樗诘?個(gè)時(shí)鐘周期才讀寄存器R1的內(nèi)容。水線到最后一條指令流出流水線，共需12個(gè)時(shí)鐘周期。39、解析：首先，由于MDR為1616位。又由于采用了單字長指令，因此指令字長為161057位。從題意可以看出，需要實(shí)現(xiàn)直接尋址、間接尋址、變址尋址、基址尋址這4種尋址方式，故取兩位尋址特征位，最后得指令格式為