D觸發(fā)器的設(shè)計(jì)

PAGE14目錄TOC\o"1-3"\h\u4896第一章緒論 1293701.1簡介 1154831.1.1集成電路 1266231.1.2版圖設(shè)計(jì) 1173591.2軟件介紹 2274481.3標(biāo)準(zhǔn)單元版圖設(shè)計(jì) 26731.3.1標(biāo)準(zhǔn)單元版圖設(shè)計(jì)的概念 263811.3.2標(biāo)準(zhǔn)單元版圖設(shè)計(jì)的歷史 2287041.3.3標(biāo)準(zhǔn)單元的版圖設(shè)計(jì)的優(yōu)點(diǎn) 3197611.3.4標(biāo)準(zhǔn)單元的版圖設(shè)計(jì)的特點(diǎn) 315152第二章D觸發(fā)器的介紹 466662.1簡介 465692.2維持阻塞式邊沿D觸發(fā)器 4169452.2.1電路工作過程 478342.2.2狀態(tài)轉(zhuǎn)換圖和時(shí)序圖 5252962.3同步D觸發(fā)器 5142222.3.1電路結(jié)構(gòu) 531072.3.2邏輯功能 6125882.4真單相時(shí)鐘（TSPC）動態(tài)D觸發(fā)器 618468第三章0.35um工藝基于TSPC原理的D觸發(fā)器設(shè)計(jì) 8260283.1電路圖的設(shè)計(jì) 8183583.1.1創(chuàng)建庫與視圖 830473.1.2基于TSPC原理的D觸發(fā)器電路原理圖 8291473.2創(chuàng)建D觸發(fā)器版圖 951433.2.1設(shè)計(jì)步驟 9117813.2.2器件規(guī)格 11101233.3設(shè)計(jì)規(guī)則的驗(yàn)證及結(jié)果 1118813第四章課程設(shè)計(jì)總結(jié) 1319143參考文獻(xiàn) 14第一章緒論1.1簡介1.1.1集成電路集成電路（IntegratedCircuit,簡稱IC）是20世紀(jì)60年代初期發(fā)展起來的一種新型半導(dǎo)體器件。它是經(jīng)過氧化、光刻、擴(kuò)散、外延、蒸鋁等半導(dǎo)體制造工藝，把構(gòu)成具有一定功能的電路所需的半導(dǎo)體、電阻、電容等元件及它們之間的連接導(dǎo)線全部集成在一小塊硅片上，然后焊接封裝在一個(gè)管殼內(nèi)的電子器件。其封裝外殼有圓殼式、扁平式或雙列直插式等多種形式。是一種微型電子器件或部件，采用一定的工藝，把一個(gè)電路中所需的晶體管、二極管、電阻、電容和電感等元件及布線互連一起，制作在一小塊或幾小塊半導(dǎo)體晶片或介質(zhì)基片上，然后封裝在一個(gè)管殼內(nèi)，成為具有所需電路功能的微型結(jié)構(gòu)；其中所有元件在結(jié)構(gòu)上已組成一個(gè)整體，使電子元件向著微小型化、低功耗和高可靠性方面邁進(jìn)了一大步。集成電路發(fā)明者為杰克·基爾比（基于硅的集成電路）和羅伯特·諾伊思（基于鍺的集成電路）。當(dāng)今半導(dǎo)體工業(yè)大多數(shù)應(yīng)用的是基于硅的集成電路。1.1.2版圖設(shè)計(jì)版圖(Layout)是集成電路設(shè)計(jì)者將設(shè)計(jì)并模擬優(yōu)化后的電路轉(zhuǎn)化成的一系列幾何圖形，包含了集成電路尺寸大小、各層拓?fù)涠x等有關(guān)器件的所有物理信息。集成電路制造廠家根據(jù)版圖來制造掩膜。版圖的設(shè)計(jì)有特定的規(guī)則，這些規(guī)則是集成電路制造廠家根據(jù)自己的工藝特點(diǎn)而制定的。不同的工藝，有不同的設(shè)計(jì)規(guī)則。設(shè)計(jì)者只有得到了廠家提供的規(guī)則以后，才能開始設(shè)計(jì)。版圖在設(shè)計(jì)的過程中要進(jìn)行定期的檢查，避免錯(cuò)誤的積累而導(dǎo)致難以修改。很多集成電路的設(shè)計(jì)軟件都有設(shè)計(jì)版圖的功能，Cadence的Virtuoso的版圖設(shè)計(jì)軟件幫助設(shè)計(jì)者在圖形方式下繪制版圖。對于復(fù)雜的版圖設(shè)計(jì)，一般把版圖設(shè)計(jì)分成若干個(gè)子步驟進(jìn)行：（1）劃分為了將處理問題的規(guī)?？s小，通常把整個(gè)電路劃分成若干個(gè)模塊。（2）版圖規(guī)劃和布局是為了每個(gè)模塊和整個(gè)芯片選擇一個(gè)好的布圖方案。（3）布線完成模塊間的互連，并進(jìn)一步優(yōu)化布線結(jié)果。（4）壓縮是布線完成后的優(yōu)化處理過程，他試圖進(jìn)一步減小芯片的面積。1.2軟件介紹目前大部分IC公司采用的是UNIX系統(tǒng)，使用版本是SunSolaris。版圖設(shè)計(jì)軟件通常為Cadence，它是一個(gè)大型的EDA軟件，它幾乎可以完成電子設(shè)計(jì)的方方面面，包括ASIC設(shè)計(jì)、FPGA設(shè)計(jì)和PCB設(shè)計(jì)。軟件操作界面人性化，使用方便，安全可靠，但價(jià)格較昂貴。1.3標(biāo)準(zhǔn)單元版圖設(shè)計(jì)1.3.1標(biāo)準(zhǔn)單元版圖設(shè)計(jì)的概念標(biāo)準(zhǔn)單元,也叫宏單元。它先將電路設(shè)計(jì)中可能會遇到的所有基本邏輯單元的版圖,按照最佳設(shè)計(jì)的一定的外形尺寸要求,精心繪制好并存入單元庫中。實(shí)際設(shè)計(jì)ASIC電路時(shí),只需從單元庫中調(diào)出所要的元件版圖,再按照一定的拼接規(guī)則拼接,留出規(guī)則而寬度可調(diào)的布線通道,即可順利地完成整個(gè)版圖的設(shè)計(jì)工作了。 基本邏輯單元的邏輯功能不同,其版圖面積也不可能是一樣大小的。但這些單元版圖的設(shè)計(jì)必須滿足一個(gè)約束條件,這就是在某一個(gè)方向上它們的尺寸必須是完全一致的,比如說它們可以寬窄不一,但它們的高度卻必須是完全相等的,這就是所謂的“等高不等寬”原則。這一原則是標(biāo)準(zhǔn)單元設(shè)計(jì)法得以實(shí)施的根本保證。1.3.2標(biāo)準(zhǔn)單元版圖設(shè)計(jì)的歷史隨著集成電路產(chǎn)業(yè)迅猛的發(fā)展,工藝水平不斷提高,集成電路特征尺寸循著摩爾定律不斷縮小。設(shè)計(jì)芯片時(shí)需要考慮的因素越來越多,芯片設(shè)計(jì)的復(fù)雜程度也越來越高。因而盡可能復(fù)用一些已經(jīng)通過工藝驗(yàn)證的IP核可以提高設(shè)計(jì)的效率,降低芯片設(shè)計(jì)的成本。標(biāo)準(zhǔn)單元庫是IP核中很基礎(chǔ)也是很重要的一個(gè)組成部分。傳統(tǒng)的標(biāo)準(zhǔn)單元庫設(shè)計(jì)方案有一套很復(fù)雜的設(shè)計(jì)流程,不但耗時(shí)耗力,而且投入巨大,同時(shí)也會在一定程度上制約新工藝的推廣。一種解決辦法就是將工藝升級的相關(guān)參數(shù)通過一定的算法轉(zhuǎn)換成比例因子,用該比例因子對舊工藝條件下設(shè)計(jì)成熟的標(biāo)準(zhǔn)單元庫進(jìn)行縮放,使工藝升級的效果體現(xiàn)到原來的IP核中,令其可以復(fù)用到新的工藝上,這樣不但可以大幅度的提高設(shè)計(jì)效率還可以促進(jìn)新工藝的推廣。1.3.3標(biāo)準(zhǔn)單元的版圖設(shè)計(jì)的優(yōu)點(diǎn)基于標(biāo)準(zhǔn)單元的設(shè)計(jì)風(fēng)格是最流行的全定制設(shè)計(jì)風(fēng)格中的一種，這種設(shè)計(jì)要求開發(fā)一套全定制掩膜。在這種設(shè)計(jì)中，我們把所有常用的邏輯單元都開發(fā)出來，明確其特性，并存儲在一個(gè)標(biāo)準(zhǔn)單元庫中。一個(gè)典型的存儲庫可能包含諸如反相器，與非門，或門，與或非門，或與非門，D閂鎖和D觸發(fā)器等幾百種單元。每種們都可以通過多種方式來實(shí)現(xiàn)，以便于為不同扇出提供足夠的驅(qū)動能力。例如，反相器可以有標(biāo)準(zhǔn)尺寸，雙倍尺寸和四倍尺寸，可供芯片開發(fā)者選擇合適的尺寸來實(shí)現(xiàn)較高的電路速度和版圖密度。1.3.4標(biāo)準(zhǔn)單元的版圖設(shè)計(jì)的特點(diǎn)需要全套掩膜版，屬于定制設(shè)計(jì)方法；（1）門陣列方法：合適的母片，固定的單元數(shù)、壓焊塊數(shù)和通道間距；（2）標(biāo)準(zhǔn)單元方法：可變的單元數(shù)、壓焊塊數(shù)、通道間距，布局布線的自由度增大；（3）較高的芯片利用率和連線布通率；（4）依賴于標(biāo)準(zhǔn)單元庫，SC庫建立需較長的周期和較高的成本，尤其工藝更新時(shí)。第二章D觸發(fā)器的介紹2.1簡介鎖存器是一種基本的記憶器件，它能夠儲存一位元的數(shù)據(jù)。由于它是一種時(shí)序性的電路，所存器是一種基本的記憶器件，它能夠儲存一位元的數(shù)據(jù)。由于它是一種時(shí)序性的電路，所以觸發(fā)器不同于鎖存器，它是一種時(shí)鐘控制的記憶器件，觸發(fā)器具有一個(gè)控制輸入訊號(CLOCK)。CLOCK訊號使觸發(fā)器只在特定時(shí)刻才按輸入訊號改變輸出狀態(tài)。若觸發(fā)器只在時(shí)鐘CLOCK由L到H(H到L)的轉(zhuǎn)換時(shí)刻才接收輸入，則稱這種觸發(fā)器是上升沿(下降沿)觸發(fā)的。D觸發(fā)器可用來儲存一位的數(shù)據(jù)。通過將若干個(gè)觸發(fā)器連接在一起可儲存多位元的數(shù)據(jù)，它們可用來表示時(shí)序器的狀態(tài)、計(jì)數(shù)器的值、電腦記憶體中的ASCII碼或其他資料。D觸發(fā)器是最常用的觸發(fā)器之一。對于上升沿觸發(fā)D觸發(fā)器來說，其輸出Q只在CLOCK由L到H的轉(zhuǎn)換時(shí)刻才會跟隨輸入D的狀態(tài)而變化，其他時(shí)候Q則維持不變2.2維持阻塞式邊沿D觸發(fā)器維持阻塞式邊沿D觸發(fā)器的邏輯圖和邏輯符號如圖2-3所示。該觸發(fā)器由六個(gè)與非門組成，其中G1、G2構(gòu)成基本RS觸發(fā)器，G3、G4組成時(shí)鐘控制電路，G5、G6組成數(shù)據(jù)輸入電路。和分別是直接置0和直接置1端，有效電平為低電平。分析工作原理時(shí)，設(shè)和均為高電平，不影響電路的工作。2.2.1電路工作過程電路工作過程如圖2-1所示。（a）邏輯圖（b）邏輯符號圖2-1維持阻塞型D觸發(fā)器2.2.2狀態(tài)轉(zhuǎn)換圖和時(shí)序圖維持阻塞D觸發(fā)器的狀態(tài)轉(zhuǎn)換圖如圖2-2所示，圖(a)為狀態(tài)轉(zhuǎn)換圖，圖(b)為時(shí)序圖。圖2-2維持阻塞D觸發(fā)器的狀態(tài)轉(zhuǎn)換圖和時(shí)序圖2.3同步D觸發(fā)器2.3.1電路結(jié)構(gòu)為了避免同步RS觸發(fā)器出現(xiàn)R=S=1的情況，可在R和S之間接入非門G5，如圖2-3所示。圖2-3同步D觸發(fā)器2.3.2邏輯功能表2-3-2同步D觸發(fā)器的特性表根據(jù)特性表可得到在CP＝1時(shí)的同步D觸發(fā)器的驅(qū)動表。2.4真單相時(shí)鐘（TSPC）動態(tài)D觸發(fā)器下圖所示為一個(gè)用TSPC原理構(gòu)成的上升沿D觸發(fā)器的電路圖。電路由11個(gè)晶體管構(gòu)成，分為四級。當(dāng)時(shí)鐘信號為低電平時(shí)，第一級作為一個(gè)開啟的鎖存器接收輸入信號，而第二級的輸出節(jié)點(diǎn)被預(yù)充電。在此期間，第三級和第四級保持原來的輸出狀態(tài)。當(dāng)時(shí)鐘信號由低電平變換到高電平時(shí)，第一級不再開啟而且第二級開始定值。同時(shí)，第三級變?yōu)殚_啟而且將采樣值傳送到輸出。注意，最末級(反相器)只用于獲得不反相的輸出電平。圖2-3基于TSPC原理構(gòu)成的動態(tài)D觸發(fā)器此電路的掩模板圖如圖所示。nMOS 晶體管的器件尺寸的寬長比為（W/L）=(1.5um/350nm)，pMOS晶體管的器件尺寸的寬長比為（W/L）=(2.1um/350nm)。版圖對應(yīng)的工藝的寄生參數(shù)可通過電路的提取決定。而提取的電路文件用SPICE仿真來確定它的性能。仿真的TSPCDFF電路的輸入，輸出波形如圖2-5所示?？梢?，電路可以工作在500MHz的時(shí)鐘頻率上。因?yàn)樗麄兊脑O(shè)計(jì)相對簡單，晶體管數(shù)目少喝運(yùn)行速度快高，特別是在高性能設(shè)計(jì)中，對于傳統(tǒng)CMOS電路來說基于TSPC電路時(shí)一種較好的選擇。第三章0.35um工藝基于TSPC原理的D觸發(fā)器設(shè)計(jì)3.1電路圖的設(shè)計(jì)3.1.1創(chuàng)建庫與視圖lab1中創(chuàng)建的庫與視圖如果仍存在，則沒有必要再行創(chuàng)建，直接調(diào)用即可。在CIW中選擇File→open，在彈出窗口中選擇如下：LibraryName：ZFCellName：DViewName：Schematic點(diǎn)擊OK，打開SchematicEditing的空白窗口。以下步驟為創(chuàng)建庫與視圖的過程。①在命令解釋窗口CIW中，依次選擇File→New→Library，打開NewLibrary窗口。②在NewLibrary窗口中，Name欄輸入庫文件名ZF（可以自定義），右側(cè)工藝文件（TechnologyFile）欄中，選擇最下方的Don’tneedatechfile，點(diǎn)擊窗口左上角的OK。③在CIW中，選擇file→new→cellview，打開CreateNewFile窗口。④在CreateNewFile窗口中，LibraryName選取為ZF（與剛才定義一致），CellName設(shè)置為D，ViewName選取為Schematic，Tool欄選取為Composer-Schematic，點(diǎn)擊OK，彈出SchematicEditing的空白窗口。3.1.2基于TSPC原理的D觸發(fā)器電路原理圖電路如圖3-1所示3-1基于TSPC原理的D觸發(fā)器電路原理圖3.2創(chuàng)建D觸發(fā)器版圖3.2.1設(shè)計(jì)步驟①在CIW中，選擇File→Open，參數(shù)設(shè)置如下：LibraryNameZFCellNameDViewNamelayout點(diǎn)擊OK，打開design的空白窗口，以下編輯將實(shí)現(xiàn)D版圖結(jié)構(gòu)如圖所示。②在LSW窗口中，選擇polydrawing作為當(dāng)前編輯層。③選擇Create→Path或按盲鍵[p]，來繪制多晶硅柵體。④在design窗口中，點(diǎn)擊LMB，從坐標(biāo)原點(diǎn)x＝0、y＝0到x＝0、y＝4.8連線poly，之后雙擊LMB或按Return（Enter）鍵，完成柵體繪制。⑤在LSW窗口中，選擇ndiffdrawing層為當(dāng)前編輯層，選擇Create→Rectangle或按盲鍵[r]，用以繪制擴(kuò)散區(qū)。⑥在design窗口中，選擇不在同一直線的任意兩點(diǎn)，點(diǎn)擊LMB形成矩形擴(kuò)散區(qū)，矩形形狀可在后續(xù)操作中調(diào)整。調(diào)整ndiff與polypath①選擇Window→CreateRuler或按盲鍵[k]，在設(shè)計(jì)窗口中加入Ruler，以便精確控制版圖尺寸。②按Return鍵或點(diǎn)擊LMB完成Ruler的添加，可選擇Window→ClearAll37Rulers或按盲鍵[K]，刪除添加的Ruler。③選擇Edit→Stretch或按盲鍵[s]，在設(shè)計(jì)窗口中，使用LMB選擇需要調(diào)整的目標(biāo)或目標(biāo)的一部分，選擇后以高亮顯示，拖動鼠標(biāo)至合適位置后釋放，完成目標(biāo)大小的調(diào)整。注意：調(diào)整path時(shí)，確保只有path的中線高亮顯示，否則，有可能將path的寬度也進(jìn)行了調(diào)整。繪制Source與Drain①在LSW窗口中，選擇matal1作為當(dāng)前編輯層，選擇Create→Rectangle或按盲鍵[r]，繪制一個(gè)矩形，用以源區(qū)金屬連接。②在LSW窗口中，選擇contactdg作為當(dāng)前編輯層，選擇Create→Rectangle或按盲鍵[r]，繪制兩個(gè)正方形，作為源區(qū)接觸孔。③按照設(shè)計(jì)規(guī)則，調(diào)整contacts與metal1的位置。④同時(shí)選擇contacts與metal1（選擇一個(gè)目標(biāo)后按Shift鍵，繼續(xù)選擇其它目標(biāo)，操作與Windows系統(tǒng)相同），選擇Edit→Copy或按盲鍵[c]，因?yàn)閙os器件的對稱性，可通過拷貝完成漏區(qū)的繪制。⑤點(diǎn)擊高亮顯示的被選目標(biāo)實(shí)現(xiàn)拷貝，在空白處點(diǎn)擊LMB實(shí)現(xiàn)粘貼。⑥按照設(shè)計(jì)規(guī)則，利用Ruler和Stretch調(diào)整版圖尺寸。⑦選擇Options→Display或按盲鍵[e]，點(diǎn)亮Axes，選擇Edit→Move或按盲鍵[m]。⑧選擇所有D版圖的組件，點(diǎn)擊選中并放置到合適位置。⑨完成繪制后，選擇Design→Save并關(guān)閉窗口。版圖如下3.2.2器件規(guī)格此電路的掩膜版圖（用0.35umCOMS技術(shù)設(shè)計(jì)規(guī)則）如圖所示，nMOS晶體管的器件尺寸寬長比為（W/L）n=(1.5um/0.35um),pMOS晶體管的寬長比為（W/L）p=（2.1um/0.35um)。版圖對應(yīng)工藝的寄生參數(shù)可以通過電路提取決定。3