EDA工具軟件與設(shè)計(jì)入門-54課件

EDA工具軟件與設(shè)計(jì)入門EDA工具軟件與設(shè)計(jì)入門3.1EDA設(shè)計(jì)流程1/4/202323.1EDA設(shè)計(jì)流程12/26/20222原理圖/VHDL文本編輯綜合FPGA/CPLD適配FPGA/CPLD編程下載FPGA/CPLD器件和電路系統(tǒng)時(shí)序與功能門級(jí)仿真1、功能仿真2、時(shí)序仿真邏輯綜合器結(jié)構(gòu)綜合器1、isp方式下載2、JTAG方式下載3、針對(duì)SRAM結(jié)構(gòu)配置4、OTP器件編程

功能仿真應(yīng)用FPGA/CPLD的EDA開發(fā)流程1/4/20233原理圖/VHDL文本編輯綜合FPGA/CPLDFPGA/CP

設(shè)計(jì)輸入——將要設(shè)計(jì)的電路以開發(fā)軟件要求的某種形式表達(dá)出來，并輸入計(jì)算機(jī)，設(shè)計(jì)輸入圖形輸入法：原理圖、狀態(tài)圖和波形圖文本輸入法：VHDL語言，ABELHDL或Verilog-HDL3.1.1設(shè)計(jì)輸入1/4/20234設(shè)計(jì)輸入——將要設(shè)計(jì)的電路以開發(fā)軟件要求的某種形式表1.原理圖輸入法

原理圖由邏輯器件(符號(hào))和連接線構(gòu)成，特別適合用來描述接口和連接關(guān)系。優(yōu)點(diǎn)：(1)類似于畫圖,適于未掌握HDL的設(shè)計(jì)者(2)形象直觀，適用于初學(xué)或教學(xué)演示。(3)對(duì)于較小的電路模型，其結(jié)構(gòu)與實(shí)際電路十分接近，設(shè)計(jì)者易于把握電路全局。(4)接近于底層電路布局，因此，易于控制邏輯資源的耗用，節(jié)省面積。1/4/202351.原理圖輸入法原理圖由邏輯器件(符號(hào))和連接原理圖輸入法的缺點(diǎn)：(1)兼容性較差，不便交流和管理。(2)電路功能的易讀性下降，排錯(cuò)困難，整體調(diào)整和結(jié)構(gòu)升級(jí)困難。(3)原理圖的電路結(jié)構(gòu)和元件已定，留給綜合器和適配器的優(yōu)化選擇空間有限,偏離了EDA的本質(zhì)涵義。(4)必須直接面對(duì)硬件模塊的選用，行為模型的建立將無從談起，無法實(shí)現(xiàn)自頂向下的設(shè)計(jì)方案。1/4/20236原理圖輸入法的缺點(diǎn)：(1)兼容性較差，不便交流和管理。122.HDL文本輸入法

這種方式與傳統(tǒng)的計(jì)算機(jī)軟件語言編輯輸入基本一致。就是將使用了某種硬件描述語言(HDL)的電路設(shè)計(jì)文本，如VHDL或Verilog的源程序，進(jìn)行編輯輸入?？梢哉f，應(yīng)用HDL的文本輸入方法克服了上述原理圖輸入法存在的所有弊端，為EDA技術(shù)的應(yīng)用和發(fā)展打開了一個(gè)廣闊的天地。1/4/202372.HDL文本輸入法這種方式與傳統(tǒng)的計(jì)算機(jī)軟3.1.2設(shè)計(jì)實(shí)現(xiàn)

設(shè)計(jì)實(shí)現(xiàn)主要由EDA開發(fā)工具依據(jù)設(shè)計(jì)輸入文件自動(dòng)生成用于器件編程、波形仿真及延時(shí)分析等所需的數(shù)據(jù)文件。此過程對(duì)開發(fā)系統(tǒng)來講是核心部分，但對(duì)用戶來說，幾乎是自動(dòng)化的，設(shè)計(jì)者無需過多做什么工作，只需根據(jù)需要，通過設(shè)置“設(shè)計(jì)實(shí)現(xiàn)策略”等參數(shù)來控制設(shè)計(jì)實(shí)現(xiàn)過程，從而使設(shè)計(jì)更優(yōu)化。

1/4/202383.1.2設(shè)計(jì)實(shí)現(xiàn)設(shè)計(jì)實(shí)現(xiàn)主要由EDA開發(fā)工具依據(jù)將設(shè)計(jì)者在EDA平臺(tái)上編輯輸入的HDL文本、原理圖或狀態(tài)圖形描述，依據(jù)給定的硬件結(jié)構(gòu)組件和約束控制條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級(jí)電路甚至更底層的電路描述網(wǎng)表文件。由此可見，綜合器工作前，必須給定最后實(shí)現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給定的硬件結(jié)構(gòu)用某種網(wǎng)表文件的方式對(duì)應(yīng)起來，成為相應(yīng)互的映射關(guān)系。綜合

綜合設(shè)計(jì)輸入文件網(wǎng)表文件1/4/20239將設(shè)計(jì)者在EDA平臺(tái)上編輯輸入的HDL文本、原理圖或狀態(tài)圖形C、ASM...程序CPU指令/數(shù)據(jù)代碼：0100101000101100軟件程序編譯器COMPILER編譯器和綜合器功能比較VHDL/VERILOG.程序硬件描述語言綜合器SYNTHESIZER為ASIC設(shè)計(jì)提供的電路網(wǎng)表文件（a）軟件語言設(shè)計(jì)目標(biāo)流程（b）硬件語言設(shè)計(jì)目標(biāo)流程1/4/202310C、ASM...CPU指令/數(shù)據(jù)代碼：軟件程序編譯器編譯器和2.適配

適配器也稱結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件，如JEDEC、Jam格式的文件。適配所選定的目標(biāo)器件(FPGA/CPLD芯片)必須屬于原綜合器指定的目標(biāo)器件系列。

邏輯綜合通過后必須利用適配器將綜合后網(wǎng)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、邏輯布局布線操作。適配完成后可以利用適配所產(chǎn)生的仿真文件作精確的時(shí)序仿真，同時(shí)產(chǎn)生可用于編程的文件。1/4/2023112.適配適配器也稱結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)3.1.3設(shè)計(jì)仿真時(shí)序仿真功能仿真

就是接近真實(shí)器件運(yùn)行特性的仿真，仿真文件中己包含了器件硬件特性參數(shù)，因而，仿真精度高。就是直接對(duì)VHDL、原理圖描述或其他描述形式的邏輯功能進(jìn)行測(cè)試模擬，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)的要求的過程，仿真過程不涉及任何具體器件的硬件特性。1/4/2023123.1.3設(shè)計(jì)仿真時(shí)序仿真功能仿真就是接近真實(shí)器件運(yùn)行特3.1.4編程或配置

對(duì)CPLD的下載：編程(Program)對(duì)FPGA中的SRAM下載：配置(Configure)對(duì)OTPFPGA的下載和對(duì)FPGA的專用配置ROM的下載：編程

把適配后生成的下載或配置文件，通過編程器或編程電纜向FPGA/CPLD進(jìn)行下載，以便進(jìn)行硬件調(diào)試和驗(yàn)證(HardwareDebugging)。

1/4/2023133.1.4編程或配置對(duì)CPLD的下載：編程(Progra硬件測(cè)試

最后是將含有載入了設(shè)計(jì)的FPGA或CPLD的硬件系統(tǒng)進(jìn)行統(tǒng)一測(cè)試，以便最終驗(yàn)證設(shè)計(jì)項(xiàng)目在目標(biāo)系統(tǒng)上的實(shí)際工作情況，以排除錯(cuò)誤，改進(jìn)設(shè)計(jì)。1/4/202314硬件測(cè)試最后是將含有載入了設(shè)計(jì)的FPGA或C3.2CPLD和FPGA的編程與配置方法

ByteBlaster（MV）下載電纜與Altera器件的接口一般是10芯的接口，引腳對(duì)應(yīng)關(guān)系和10芯連接信號(hào)如下：引腳12345678910PS模式DCKGNDCONF_DONEVCCnCONFIG-nSTATUS-DATA0GNDJTAG模式TCKGNDTDOVCCTMS---TDIGND1/4/2023153.2CPLD和FPGA的編程與配置方法Byte3.2.1CPLD的ISP方式編程

在系統(tǒng)可編程（ISP）就是當(dāng)系統(tǒng)上電并正常工作時(shí)，計(jì)算機(jī)通過系統(tǒng)中的CPLD擁有ISP接口直接對(duì)其進(jìn)行編程，器件在編程后立即進(jìn)入正常工作狀態(tài)。這種CPLD編程方式的出現(xiàn)，改變了傳統(tǒng)的使用專用編程器編程方法的諸多不便。

1/4/2023163.2.1CPLD的ISP方式編程在系統(tǒng)可編程（ISP）圖3-4多CPLD的ISP連接方式

1/4/202317圖3-4多CPLD的ISP連接方式12/26/20223.2.2使用PC并行口配置FPGA

1/4/2023183.2.2使用PC并行口配置FPGA12/26/202213.2.3用專用配置器件配置FPGA

表3-2Altera的專用配置器件

器件功能描述封裝形式EPC21695680×1位，3.3/5V供電20腳PLCC、32腳TQFPEPC11046496×1位，3.3/5V供電8腳PDIP、20腳PLCCEPC1441440800×1位，3.3/5V供電8腳PDIP、20腳PLCCEPC1213212942×1位，5V供電8腳PDIP、20腳PLCC、32腳TQFPEPC106465536×1位，5V供電8腳PDIP、20腳PLCC、32腳TQFPEPC1064V65536×1位，5V供電8腳PDIP、20腳PLCC、32腳TQFP1/4/2023193.2.3用專用配置器件配置FPGA表3-2Alte圖3-6專用配置器件對(duì)FPGA的配置原理圖1/4/202320圖3-6專用配置器件對(duì)FPGA的配置原理圖12/26/2圖3-7EPC2配置FPGA的電路原理圖1/4/202321圖3-7EPC2配置FPGA的電路原理圖12/26/2023.2.4使用單片機(jī)配置FPGA

圖3-8單片機(jī)用PPS模式配置FPGA1/4/2023223.2.4使用單片機(jī)配置FPGA圖3-8單片機(jī)用PPS圖3-9用89C52進(jìn)行配置1/4/202323圖3-9用89C52進(jìn)行配置12/26/2022233.3常用EDA工具軟件EDA工具主要包含如下五個(gè)模塊：(1)設(shè)計(jì)輸入編輯器(2)仿真器(3)HDL綜合器(4)適配器（或布局布線器）(5)下載器1/4/2023243.3常用EDA工具軟件EDA工具主要包含如下五個(gè)模塊：

EDA工具軟件1、ALTERA：MAX+PLUSII、QUARTUSII2、LATTICE：ispEXPERTSYSTEM、ispSynarioispDesignExpertSYSTEMispCOMPILER、PAC-DESIGNER3、XILINX：FOUNDATION、ISE4、FPGACompiler、FPGAExpress、Synplify、LeonardoSpectrum...

EDA公司：

CADENCE、EXEMPLAR、MENTORGRAPHICS、OrCAD、SYNOPSYS、SYNPLICITY、VIEWLOGIC、...1/4/202325EDA工具軟件1、ALTERA：MAX+PLUSII、Q3.3.1MAX+plusⅡ概述MAX+plusⅡ（MultipleArrayMatrixandProgrammableLogicUserSystems）1.MAX+plusⅡ的功能可接受圖形描述（電路圖）或文本描述（硬件描述語言），通過編輯、編譯、仿真、綜合、編程下載等一系列過程，最終在硬件上實(shí)現(xiàn)用戶所設(shè)計(jì)的電路。1/4/2023263.3.1MAX+plusⅡ概述MAX+plusⅡ（2.MAX+plusⅡ的主要特點(diǎn)是一個(gè)全面集成的CPLD開發(fā)系統(tǒng)良好的開放性界面提供與器件結(jié)構(gòu)無關(guān)的開發(fā)環(huán)境支持多種平臺(tái)(PC機(jī)和工作站)完全集成化豐富的設(shè)計(jì)庫接受硬件描述語言模塊組合式工具軟件

1/4/2023272.MAX+plusⅡ的主要特點(diǎn)是一個(gè)全面集成的CP3.4MAX+plusII的原理圖輸入設(shè)計(jì)示例3.4.1一位全加器的設(shè)計(jì)輸入輸出CiABSCo0000000110010100110110010101011100111111表3-3全加器真值表由真值表不難得出：S=A⊕B⊕CiCo=AB+BC+CA全加器是考慮低位進(jìn)位并能實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)加法運(yùn)算的電路，它的輸出是本位和和進(jìn)位1/4/2023283.4MAX+plusII的原理圖輸入設(shè)計(jì)示例3.41.為本項(xiàng)工程設(shè)計(jì)建立文件夾方法步驟：每個(gè)設(shè)計(jì)都是一項(xiàng)工程（Project）,都必須建立一個(gè)文件夾，用來放置與此工程相關(guān)的所有文件，此文件夾被默認(rèn)為工作庫（WorkLibrary）（假設(shè)本項(xiàng)設(shè)計(jì)的文件夾取名為example，路徑為E\example）通常要將不同的設(shè)計(jì)項(xiàng)目放在不同的文件夾中。注意：文件夾名不能用中文，且不可含有空格。1/4/2023291.為本項(xiàng)工程設(shè)計(jì)建立文件夾方法步驟：每個(gè)設(shè)計(jì)都是一項(xiàng)工1）打開原理圖編輯窗選原理圖編輯器2.輸入設(shè)計(jì)項(xiàng)目原理圖并存盤1/4/2023301）打開原理圖編輯窗選原理圖2.輸入設(shè)計(jì)項(xiàng)目原理圖并存盤12）存盤該文件夾一定要處于打開狀態(tài)由此選擇路徑的盤符1/4/2023312）存盤該文件夾一定要處于打開狀態(tài)由此選擇路徑的盤符12/2由此選擇輸入元件路徑基本邏輯元件庫中的元件由此輸入元件名稱參數(shù)可設(shè)置兆功能元件庫當(dāng)前工作庫基本邏輯元件庫如門、觸發(fā)器等3)調(diào)用元件宏功能元件庫1/4/202332由此選擇輸入元件路徑基本邏輯元件庫中的元件由此輸入元件名稱參完成全加器原理圖1/4/202333完成全加器原理圖12/26/2022333.將設(shè)計(jì)項(xiàng)目設(shè)置成工程文件(PROJECT)1/4/2023343.將設(shè)計(jì)項(xiàng)目設(shè)置成工程文件(PROJECT)12/26/將當(dāng)前設(shè)計(jì)文件設(shè)定為工程文件注意，此路徑的指示文件始終指向當(dāng)前的工程文件！1/4/202335將當(dāng)前設(shè)計(jì)文件設(shè)定為工程文件注意，此路徑的指示文件12/264.選擇目標(biāo)器件并編譯將該選項(xiàng)的“√”消去，以便顯示出所有速度級(jí)別的器件1/4/2023364.選擇目標(biāo)器件并編譯將該選項(xiàng)的“√”消去，以便顯示出所有開始編譯/綜合工程文件---全加器消掉此設(shè)置1/4/202337開始編譯/綜合工程文件---全加器消掉此設(shè)置12/26/20按“START”開始編譯！1/4/202338按“START”開始編譯！12/26/2022385.時(shí)序仿真1)建立波形測(cè)試文件

2)輸入信號(hào)節(jié)點(diǎn)

1/4/2023395.時(shí)序仿真1)建立波形測(cè)試文件2)輸入信號(hào)節(jié)點(diǎn)1選擇需要觀察的信號(hào)節(jié)點(diǎn)1/4/202340選擇需要觀察的信號(hào)節(jié)點(diǎn)12/26/2022403)設(shè)置仿真參數(shù)取消SnaptoGrid前面的“√”1/4/2023413)設(shè)置仿真參數(shù)取消SnaptoGrid前面的“√”4)設(shè)定仿真時(shí)間1/4/2023424)設(shè)定仿真時(shí)間12/26/2022425)設(shè)置輸入信號(hào)波形基準(zhǔn)線與鼠標(biāo)間的時(shí)間間隔，可用于定性測(cè)試波形間的延時(shí)將此段拖黑，再按左側(cè)的賦值“1”按鈕，可將此段置為高電平依次為:賦值“0”賦值“1”賦不定值“X”賦高阻值“Z”賦值取反時(shí)鐘周期賦值總線順序賦值總線賦值FSM狀態(tài)賦值放大縮小圖3-22為設(shè)計(jì)項(xiàng)目的輸入信號(hào)添加適當(dāng)波形1/4/2023435)設(shè)置輸入信號(hào)波形基準(zhǔn)線與鼠標(biāo)間的時(shí)間間隔，可用于定性6)波形文件存儲(chǔ)波形文件名是默認(rèn)的1/4/2023446)波形文件存儲(chǔ)波形文件名是默認(rèn)的12/26/202247)運(yùn)行仿真器1/4/2023457)運(yùn)行仿真器12/26/2022458)觀察分析波形1/4/2023468)觀察分析波形12/26/2022469)延時(shí)精確測(cè)量1/4/2023479)延時(shí)精確測(cè)量12/26/20224710)元件包裝入庫在工程路徑中有了adder元件1/4/20234810)元件包裝入庫在工程路徑中有了adder元件12/怎樣利用GW48-CK系統(tǒng)測(cè)試我的設(shè)計(jì)項(xiàng)目呢？在EDA實(shí)驗(yàn)系統(tǒng)上測(cè)試設(shè)計(jì)的結(jié)果6.引腳鎖定1/4/202349在EDA實(shí)驗(yàn)系統(tǒng)上測(cè)試設(shè)計(jì)的結(jié)果6.引腳鎖定12/26/2引腳鎖定方法逐一輸入各信號(hào)引腳號(hào)按此鍵，確定引腳號(hào)1/4/202350引腳鎖定方法逐一輸入各信號(hào)引腳號(hào)按此鍵，確定引腳號(hào)12/26引腳鎖定后，進(jìn)行編譯、綜合和適配適配報(bào)告雙擊此標(biāo)號(hào)啟動(dòng)編程器雙擊此標(biāo)號(hào)觀察適配報(bào)告1/4/202351引腳鎖定后，進(jìn)行編譯、綜合和適配適配報(bào)告雙擊此標(biāo)號(hào)雙擊此標(biāo)號(hào)7.編程下載1)首先用下載電纜線把計(jì)算機(jī)打印口與目標(biāo)板（實(shí)驗(yàn)板）連接起來，打開電源2)設(shè)定下載方式1/4/2023527.編程下載1)首先用下載電纜線把計(jì)算機(jī)打印口與目標(biāo)板（3)編程下載OK！1/4/2023533)編程下載OK！12/26/202253EDA工具軟件與設(shè)計(jì)入門EDA工具軟件與設(shè)計(jì)入門3.1EDA設(shè)計(jì)流程1/4/2023553.1EDA設(shè)計(jì)流程12/26/20222原理圖/VHDL文本編輯綜合FPGA/CPLD適配FPGA/CPLD編程下載FPGA/CPLD器件和電路系統(tǒng)時(shí)序與功能門級(jí)仿真1、功能仿真2、時(shí)序仿真邏輯綜合器結(jié)構(gòu)綜合器1、isp方式下載2、JTAG方式下載3、針對(duì)SRAM結(jié)構(gòu)配置4、OTP器件編程

功能仿真應(yīng)用FPGA/CPLD的EDA開發(fā)流程1/4/202356原理圖/VHDL文本編輯綜合FPGA/CPLDFPGA/CP

設(shè)計(jì)輸入——將要設(shè)計(jì)的電路以開發(fā)軟件要求的某種形式表達(dá)出來，并輸入計(jì)算機(jī)，設(shè)計(jì)輸入圖形輸入法：原理圖、狀態(tài)圖和波形圖文本輸入法：VHDL語言，ABELHDL或Verilog-HDL3.1.1設(shè)計(jì)輸入1/4/202357設(shè)計(jì)輸入——將要設(shè)計(jì)的電路以開發(fā)軟件要求的某種形式表1.原理圖輸入法

原理圖由邏輯器件(符號(hào))和連接線構(gòu)成，特別適合用來描述接口和連接關(guān)系。優(yōu)點(diǎn)：(1)類似于畫圖,適于未掌握HDL的設(shè)計(jì)者(2)形象直觀，適用于初學(xué)或教學(xué)演示。(3)對(duì)于較小的電路模型，其結(jié)構(gòu)與實(shí)際電路十分接近，設(shè)計(jì)者易于把握電路全局。(4)接近于底層電路布局，因此，易于控制邏輯資源的耗用，節(jié)省面積。1/4/2023581.原理圖輸入法原理圖由邏輯器件(符號(hào))和連接原理圖輸入法的缺點(diǎn)：(1)兼容性較差，不便交流和管理。(2)電路功能的易讀性下降，排錯(cuò)困難，整體調(diào)整和結(jié)構(gòu)升級(jí)困難。(3)原理圖的電路結(jié)構(gòu)和元件已定，留給綜合器和適配器的優(yōu)化選擇空間有限,偏離了EDA的本質(zhì)涵義。(4)必須直接面對(duì)硬件模塊的選用，行為模型的建立將無從談起，無法實(shí)現(xiàn)自頂向下的設(shè)計(jì)方案。1/4/202359原理圖輸入法的缺點(diǎn)：(1)兼容性較差，不便交流和管理。122.HDL文本輸入法

這種方式與傳統(tǒng)的計(jì)算機(jī)軟件語言編輯輸入基本一致。就是將使用了某種硬件描述語言(HDL)的電路設(shè)計(jì)文本，如VHDL或Verilog的源程序，進(jìn)行編輯輸入?？梢哉f，應(yīng)用HDL的文本輸入方法克服了上述原理圖輸入法存在的所有弊端，為EDA技術(shù)的應(yīng)用和發(fā)展打開了一個(gè)廣闊的天地。1/4/2023602.HDL文本輸入法這種方式與傳統(tǒng)的計(jì)算機(jī)軟3.1.2設(shè)計(jì)實(shí)現(xiàn)

設(shè)計(jì)實(shí)現(xiàn)主要由EDA開發(fā)工具依據(jù)設(shè)計(jì)輸入文件自動(dòng)生成用于器件編程、波形仿真及延時(shí)分析等所需的數(shù)據(jù)文件。此過程對(duì)開發(fā)系統(tǒng)來講是核心部分，但對(duì)用戶來說，幾乎是自動(dòng)化的，設(shè)計(jì)者無需過多做什么工作，只需根據(jù)需要，通過設(shè)置“設(shè)計(jì)實(shí)現(xiàn)策略”等參數(shù)來控制設(shè)計(jì)實(shí)現(xiàn)過程，從而使設(shè)計(jì)更優(yōu)化。

1/4/2023613.1.2設(shè)計(jì)實(shí)現(xiàn)設(shè)計(jì)實(shí)現(xiàn)主要由EDA開發(fā)工具依據(jù)將設(shè)計(jì)者在EDA平臺(tái)上編輯輸入的HDL文本、原理圖或狀態(tài)圖形描述，依據(jù)給定的硬件結(jié)構(gòu)組件和約束控制條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級(jí)電路甚至更底層的電路描述網(wǎng)表文件。由此可見，綜合器工作前，必須給定最后實(shí)現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給定的硬件結(jié)構(gòu)用某種網(wǎng)表文件的方式對(duì)應(yīng)起來，成為相應(yīng)互的映射關(guān)系。綜合

綜合設(shè)計(jì)輸入文件網(wǎng)表文件1/4/202362將設(shè)計(jì)者在EDA平臺(tái)上編輯輸入的HDL文本、原理圖或狀態(tài)圖形C、ASM...程序CPU指令/數(shù)據(jù)代碼：0100101000101100軟件程序編譯器COMPILER編譯器和綜合器功能比較VHDL/VERILOG.程序硬件描述語言綜合器SYNTHESIZER為ASIC設(shè)計(jì)提供的電路網(wǎng)表文件（a）軟件語言設(shè)計(jì)目標(biāo)流程（b）硬件語言設(shè)計(jì)目標(biāo)流程1/4/202363C、ASM...CPU指令/數(shù)據(jù)代碼：軟件程序編譯器編譯器和2.適配

適配器也稱結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件，如JEDEC、Jam格式的文件。適配所選定的目標(biāo)器件(FPGA/CPLD芯片)必須屬于原綜合器指定的目標(biāo)器件系列。

邏輯綜合通過后必須利用適配器將綜合后網(wǎng)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、邏輯布局布線操作。適配完成后可以利用適配所產(chǎn)生的仿真文件作精確的時(shí)序仿真，同時(shí)產(chǎn)生可用于編程的文件。1/4/2023642.適配適配器也稱結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)3.1.3設(shè)計(jì)仿真時(shí)序仿真功能仿真

就是接近真實(shí)器件運(yùn)行特性的仿真，仿真文件中己包含了器件硬件特性參數(shù)，因而，仿真精度高。就是直接對(duì)VHDL、原理圖描述或其他描述形式的邏輯功能進(jìn)行測(cè)試模擬，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)的要求的過程，仿真過程不涉及任何具體器件的硬件特性。1/4/2023653.1.3設(shè)計(jì)仿真時(shí)序仿真功能仿真就是接近真實(shí)器件運(yùn)行特3.1.4編程或配置

對(duì)CPLD的下載：編程(Program)對(duì)FPGA中的SRAM下載：配置(Configure)對(duì)OTPFPGA的下載和對(duì)FPGA的專用配置ROM的下載：編程

把適配后生成的下載或配置文件，通過編程器或編程電纜向FPGA/CPLD進(jìn)行下載，以便進(jìn)行硬件調(diào)試和驗(yàn)證(HardwareDebugging)。

1/4/2023663.1.4編程或配置對(duì)CPLD的下載：編程(Progra硬件測(cè)試

最后是將含有載入了設(shè)計(jì)的FPGA或CPLD的硬件系統(tǒng)進(jìn)行統(tǒng)一測(cè)試，以便最終驗(yàn)證設(shè)計(jì)項(xiàng)目在目標(biāo)系統(tǒng)上的實(shí)際工作情況，以排除錯(cuò)誤，改進(jìn)設(shè)計(jì)。1/4/202367硬件測(cè)試最后是將含有載入了設(shè)計(jì)的FPGA或C3.2CPLD和FPGA的編程與配置方法

ByteBlaster（MV）下載電纜與Altera器件的接口一般是10芯的接口，引腳對(duì)應(yīng)關(guān)系和10芯連接信號(hào)如下：引腳12345678910PS模式DCKGNDCONF_DONEVCCnCONFIG-nSTATUS-DATA0GNDJTAG模式TCKGNDTDOVCCTMS---TDIGND1/4/2023683.2CPLD和FPGA的編程與配置方法Byte3.2.1CPLD的ISP方式編程

在系統(tǒng)可編程（ISP）就是當(dāng)系統(tǒng)上電并正常工作時(shí)，計(jì)算機(jī)通過系統(tǒng)中的CPLD擁有ISP接口直接對(duì)其進(jìn)行編程，器件在編程后立即進(jìn)入正常工作狀態(tài)。這種CPLD編程方式的出現(xiàn)，改變了傳統(tǒng)的使用專用編程器編程方法的諸多不便。

1/4/2023693.2.1CPLD的ISP方式編程在系統(tǒng)可編程（ISP）圖3-4多CPLD的ISP連接方式

1/4/202370圖3-4多CPLD的ISP連接方式12/26/20223.2.2使用PC并行口配置FPGA

1/4/2023713.2.2使用PC并行口配置FPGA12/26/202213.2.3用專用配置器件配置FPGA

表3-2Altera的專用配置器件

器件功能描述封裝形式EPC21695680×1位，3.3/5V供電20腳PLCC、32腳TQFPEPC11046496×1位，3.3/5V供電8腳PDIP、20腳PLCCEPC1441440800×1位，3.3/5V供電8腳PDIP、20腳PLCCEPC1213212942×1位，5V供電8腳PDIP、20腳PLCC、32腳TQFPEPC106465536×1位，5V供電8腳PDIP、20腳PLCC、32腳TQFPEPC1064V65536×1位，5V供電8腳PDIP、20腳PLCC、32腳TQFP1/4/2023723.2.3用專用配置器件配置FPGA表3-2Alte圖3-6專用配置器件對(duì)FPGA的配置原理圖1/4/202373圖3-6專用配置器件對(duì)FPGA的配置原理圖12/26/2圖3-7EPC2配置FPGA的電路原理圖1/4/202374圖3-7EPC2配置FPGA的電路原理圖12/26/2023.2.4使用單片機(jī)配置FPGA

圖3-8單片機(jī)用PPS模式配置FPGA1/4/2023753.2.4使用單片機(jī)配置FPGA圖3-8單片機(jī)用PPS圖3-9用89C52進(jìn)行配置1/4/202376圖3-9用89C52進(jìn)行配置12/26/2022233.3常用EDA工具軟件EDA工具主要包含如下五個(gè)模塊：(1)設(shè)計(jì)輸入編輯器(2)仿真器(3)HDL綜合器(4)適配器（或布局布線器）(5)下載器1/4/2023773.3常用EDA工具軟件EDA工具主要包含如下五個(gè)模塊：

EDA工具軟件1、ALTERA：MAX+PLUSII、QUARTUSII2、LATTICE：ispEXPERTSYSTEM、ispSynarioispDesignExpertSYSTEMispCOMPILER、PAC-DESIGNER3、XILINX：FOUNDATION、ISE4、FPGACompiler、FPGAExpress、Synplify、LeonardoSpectrum...

EDA公司：

CADENCE、EXEMPLAR、MENTORGRAPHICS、OrCAD、SYNOPSYS、SYNPLICITY、VIEWLOGIC、...1/4/202378EDA工具軟件1、ALTERA：MAX+PLUSII、Q3.3.1MAX+plusⅡ概述MAX+plusⅡ（MultipleArrayMatrixandProgrammableLogicUserSystems）1.MAX+plusⅡ的功能可接受圖形描述（電路圖）或文本描述（硬件描述語言），通過編輯、編譯、仿真、綜合、編程下載等一系列過程，最終在硬件上實(shí)現(xiàn)用戶所設(shè)計(jì)的電路。1/4/2023793.3.1MAX+plusⅡ概述MAX+plusⅡ（2.MAX+plusⅡ的主要特點(diǎn)是一個(gè)全面集成的CPLD開發(fā)系統(tǒng)良好的開放性界面提供與器件結(jié)構(gòu)無關(guān)的開發(fā)環(huán)境支持多種平臺(tái)(PC機(jī)和工作站)完全集成化豐富的設(shè)計(jì)庫接受硬件描述語言模塊組合式工具軟件

1/4/2023802.MAX+plusⅡ的主要特點(diǎn)是一個(gè)全面集成的CP3.4MAX+plusII的原理圖輸入設(shè)計(jì)示例3.4.1一位全加器的設(shè)計(jì)輸入輸出CiABSCo0000000110010100110110010101011100111111表3-3全加器真值表由真值表不難得出：S=A⊕B⊕CiCo=AB+BC+CA全加器是考慮低位進(jìn)位并能實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)加法運(yùn)算的電路，它的輸出是本位和和進(jìn)位1/4/2023813.4MAX+plusII的原理圖輸入設(shè)計(jì)示例3.41.為本項(xiàng)工程設(shè)計(jì)建立文件夾方法步驟：每個(gè)設(shè)計(jì)都是一項(xiàng)工程（Project）,都必須建立一個(gè)文件夾，用來放置與此工程相關(guān)的所有文件，此文件夾被默認(rèn)為工作庫（WorkLibrary）（假設(shè)本項(xiàng)設(shè)計(jì)的文件夾取名為example，路徑為E\example）通常要將不同的設(shè)計(jì)項(xiàng)目放在不同的文件夾中。注意：文件夾名不能用中文，且不可含有空格。1/4/2023821.為本項(xiàng)工程設(shè)計(jì)建立文件夾方法步驟：每個(gè)設(shè)計(jì)都是一項(xiàng)工1）打開原理圖編輯窗選原理圖編輯器2.輸入設(shè)計(jì)項(xiàng)目原理圖并存盤1/4/2023831）打開原理圖編輯窗選原理圖2.輸入設(shè)計(jì)項(xiàng)目原理圖并存盤12）存盤該文件夾一定要處于打開狀態(tài)由此選擇路徑的盤符1/4/2023842）存盤該文件夾一定要處于打開狀態(tài)由此選擇路徑的盤符12/2由此選擇輸入元件路徑基本邏輯元件庫中的元件由此輸入元件名稱參數(shù)可設(shè)置兆功能元件庫當(dāng)前工作庫基本邏輯元件庫如門、觸發(fā)器等3)調(diào)用元件宏功能元件庫1/4/202385由此選擇輸入元件路徑基本邏輯元件庫中的元件由此輸入元件名稱參完成全加器原理圖1/4/202386完成全加器原理圖12/26/2022333.將設(shè)計(jì)項(xiàng)目設(shè)置成工程文件(PROJECT)1/4/2023873.將設(shè)計(jì)項(xiàng)目設(shè)置成工程文件(PROJECT)12/26/將當(dāng)前