電子設(shè)計(jì)自動(dòng)化雙語(yǔ)實(shí)驗(yàn)教學(xué)大綱

電子設(shè)計(jì)自動(dòng)化雙語(yǔ)實(shí)驗(yàn)教學(xué)大綱目錄TOC\o"1-3"\p""\h\z\u一、課程簡(jiǎn)介167二、課程實(shí)驗(yàn)教學(xué)的目的、任務(wù)與要求167三、實(shí)驗(yàn)方式與基本要求167四、實(shí)驗(yàn)項(xiàng)目設(shè)置168五、教材（講義、指導(dǎo)書(shū)）168六、實(shí)驗(yàn)報(bào)告要求168七、考試(考核)方式168八、使用說(shuō)明169《電子設(shè)計(jì)自動(dòng)化》課程實(shí)驗(yàn)項(xiàng)目1170《電子設(shè)計(jì)自動(dòng)化》課程實(shí)驗(yàn)項(xiàng)目2193《電子設(shè)計(jì)自動(dòng)化》課程實(shí)驗(yàn)項(xiàng)目3195《電子設(shè)計(jì)自動(dòng)化》課程實(shí)驗(yàn)項(xiàng)目4196《電子設(shè)計(jì)自動(dòng)化》課程實(shí)驗(yàn)項(xiàng)目5198《電子設(shè)計(jì)自動(dòng)化》課程實(shí)驗(yàn)項(xiàng)目6201《電子設(shè)計(jì)自動(dòng)化》課程實(shí)驗(yàn)項(xiàng)目7204《電子設(shè)計(jì)自動(dòng)化》課程實(shí)驗(yàn)項(xiàng)目8205

課程名稱：電子設(shè)計(jì)自動(dòng)化（雙語(yǔ)）課程編號(hào)：056116英文名稱：ElectronicDesignAutomation課程性質(zhì)：非獨(dú)立設(shè)課課程屬性：專業(yè)限選課應(yīng)開(kāi)實(shí)驗(yàn)學(xué)期：第4學(xué)期學(xué)時(shí)學(xué)分：課程總學(xué)時(shí)48實(shí)驗(yàn)學(xué)時(shí)16課程總學(xué)分3實(shí)驗(yàn)學(xué)分1實(shí)驗(yàn)者類別：本科生適用專業(yè)：自動(dòng)化、電氣工程及其自動(dòng)化、電子信息工程、電子科學(xué)與技術(shù)等專業(yè)先修課程：電路、模擬電子技術(shù)、數(shù)字電子技術(shù)等課程。一、課程簡(jiǎn)介本課程是電子信息類學(xué)科的一門(mén)專業(yè)課，主要講授電子設(shè)計(jì)自動(dòng)化EDA技術(shù)概述、EDA工具軟件的基本使用方法、VHDL語(yǔ)言基礎(chǔ)、可編程邏輯器件基本原理、EDA技術(shù)綜合應(yīng)用等內(nèi)容。學(xué)生通過(guò)本課程的學(xué)習(xí)，使學(xué)生能夠系統(tǒng)掌握VHDL語(yǔ)言，通過(guò)大量的設(shè)計(jì)范例來(lái)掌握數(shù)字電路的設(shè)計(jì)方法，熟悉使用EDA工具和開(kāi)發(fā)系統(tǒng)進(jìn)行電子設(shè)計(jì)的方法和過(guò)程，為以后的電子設(shè)計(jì)工作打下基礎(chǔ)。二、課程實(shí)驗(yàn)教學(xué)的目的、任務(wù)與要求通過(guò)本實(shí)驗(yàn)課程的學(xué)習(xí)，將使學(xué)生在課堂理論課學(xué)習(xí)的基礎(chǔ)上，進(jìn)一步加深對(duì)理論知識(shí)的理解，學(xué)習(xí)、掌握現(xiàn)代數(shù)字電子設(shè)計(jì)方法，鍛煉和提高動(dòng)手能力。為今后在相關(guān)領(lǐng)域中從事與數(shù)字邏輯電路有關(guān)的設(shè)計(jì)、開(kāi)發(fā)、應(yīng)用等工作打下良好的基礎(chǔ)。三、實(shí)驗(yàn)方式與基本要求實(shí)驗(yàn)方式：學(xué)生1人一機(jī)，獨(dú)立實(shí)驗(yàn)，注意記錄實(shí)驗(yàn)數(shù)據(jù)與結(jié)果分析?；疽螅好看螌?shí)驗(yàn)課前，學(xué)生應(yīng)預(yù)習(xí)實(shí)驗(yàn)講義，明確實(shí)驗(yàn)?zāi)康暮腿蝿?wù)，擬定實(shí)驗(yàn)步驟，并認(rèn)真復(fù)習(xí)與實(shí)驗(yàn)內(nèi)容相關(guān)的理論。實(shí)驗(yàn)過(guò)程中嚴(yán)格按實(shí)驗(yàn)規(guī)程操作。愛(ài)護(hù)實(shí)驗(yàn)儀器設(shè)備。實(shí)驗(yàn)完成后要寫(xiě)出實(shí)驗(yàn)報(bào)告，其內(nèi)容包括實(shí)驗(yàn)數(shù)據(jù)的整理和計(jì)算，對(duì)實(shí)驗(yàn)結(jié)果及實(shí)驗(yàn)中出現(xiàn)的問(wèn)題的分析討論，對(duì)實(shí)驗(yàn)方法的建議等。實(shí)驗(yàn)后，按要求編寫(xiě)實(shí)驗(yàn)報(bào)告。四、實(shí)驗(yàn)項(xiàng)目設(shè)置序號(hào)實(shí)驗(yàn)編號(hào)實(shí)驗(yàn)項(xiàng)目名稱實(shí)驗(yàn)內(nèi)容提要實(shí)驗(yàn)時(shí)數(shù)實(shí)驗(yàn)類型實(shí)驗(yàn)類別實(shí)驗(yàn)要求每組人數(shù)五、教材（講義、指導(dǎo)書(shū)）：《電子設(shè)計(jì)自動(dòng)化》實(shí)驗(yàn)指導(dǎo)書(shū)，劉偉編參考書(shū)：《EDA技術(shù)與應(yīng)用實(shí)驗(yàn)指導(dǎo)書(shū)》，江國(guó)強(qiáng)編，電子工業(yè)出版社，2004六、實(shí)驗(yàn)報(bào)告要求每個(gè)實(shí)驗(yàn)均按統(tǒng)一格式，按要求編寫(xiě)實(shí)驗(yàn)報(bào)告。七、考試(考核)方式本課程的總成績(jī)由理論考試成績(jī)、平時(shí)作業(yè)與實(shí)驗(yàn)課成績(jī)3部分組成，按百分制計(jì)。其中：期末理論考試占70%、平時(shí)成績(jī)（作業(yè)、答疑、課堂提問(wèn)）占10%，實(shí)驗(yàn)占20%。課程設(shè)計(jì)單獨(dú)設(shè)課，單獨(dú)評(píng)定成績(jī)。實(shí)驗(yàn)成績(jī)的評(píng)定方法為：預(yù)習(xí)報(bào)告占10%，硬件電路連接占20%，軟件設(shè)計(jì)占20%，系統(tǒng)調(diào)試占30%，實(shí)驗(yàn)報(bào)告占20%。另外，對(duì)實(shí)驗(yàn)中出現(xiàn)的問(wèn)題，根據(jù)解決的情況可獎(jiǎng)勵(lì)0～50分（百分制）。八、使用說(shuō)明每個(gè)實(shí)驗(yàn)可選其中一項(xiàng)或幾項(xiàng)。《電子設(shè)計(jì)自動(dòng)化》課程實(shí)驗(yàn)項(xiàng)目1一、實(shí)驗(yàn)項(xiàng)目名稱及實(shí)驗(yàn)項(xiàng)目編號(hào)組合邏輯3-8譯碼器的設(shè)計(jì)實(shí)驗(yàn)，056116二、課程名稱及課程編號(hào)電子設(shè)計(jì)自動(dòng)化，三、實(shí)驗(yàn)?zāi)康模?、通過(guò)一簡(jiǎn)單的38譯碼器的設(shè)計(jì)，讓學(xué)生掌握組合邏輯電路的設(shè)計(jì)方法。2、掌握組邏輯電路的靜態(tài)測(cè)試方法。3、初步了可編程器件設(shè)計(jì)的全過(guò)程。四、實(shí)驗(yàn)方法和步驟：MxlsII軟件的基本操作與應(yīng)用設(shè)計(jì)輸入：1、軟件的動(dòng)：進(jìn)入Altera軟件包打開(kāi)MAX+pusII1.0件。2、啟動(dòng)File\ew菜單，彈出設(shè)計(jì)輸入選擇窗口，如下圖1-1示?；螯c(diǎn)擊下圖1-3主單中的空白圖標(biāo)，進(jìn)入新建文件狀態(tài)。圖1-13、選擇GraphicEdtorFl，單擊k鈕，打開(kāi)原理圖編輯器，進(jìn)入原理圖設(shè)計(jì)輸入電路編輯狀態(tài)，如下圖1-2所示：圖1-24、設(shè)計(jì)的輸入1）放置一個(gè)器件在原理圖上a．在原理圖的空白處雙擊鼠標(biāo)左鍵，出現(xiàn)窗口如圖2-2；也可單擊鼠標(biāo)右鍵，出現(xiàn)窗口如圖2-1，選擇“Entersymbol..”,出現(xiàn)窗口如圖2-2，進(jìn)入器件選擇輸入窗口。圖2-1圖2-2b．在“symbolname”提示處（光標(biāo)處）輸入元件名稱或用鼠標(biāo)雙擊庫(kù)文件（在提示窗”SymbolLibraries”里的各個(gè)文件），在提示窗“SymbolFiles”中雙擊元件或選中元件按下OK即可將該器件放置到原理圖中。c．如果安放相同元件，只要按住Ctrl鍵，同時(shí)用鼠標(biāo)拖動(dòng)該元件復(fù)制即可。d．一個(gè)完整的電路包括：輸入端口INPUT、電路元器件集合、輸出端口OUTPUT。e．下圖2-3為3-8譯碼器元件安放結(jié)果。2）添加連線到器件的管腳上：把鼠標(biāo)移到元件引腳附近，則鼠標(biāo)光標(biāo)自動(dòng)由箭頭變?yōu)槭郑醋∈髽?biāo)右鍵拖動(dòng)，即可畫(huà)出連線。3-8譯碼器原理圖如圖2-4所示。圖2-3圖2-43）標(biāo)記輸入/輸出端口屬性分別雙擊輸入端口的“PIN-NAME”，當(dāng)變成黑色時(shí)，即可輸入標(biāo)記符并回車確認(rèn)；輸出端口標(biāo)記方法類似。本譯碼器的三輸入端分別標(biāo)記為：A、B、C；其八輸出端分別為：D0、D1、D2、D3、D4、D5、D6、d7。如下圖2-5所示。圖2-54）保存原理圖單擊保存按鈕圖標(biāo)，對(duì)于新建文件，出現(xiàn)類似文件管理器的圖框，請(qǐng)選擇保存路徑、文件名稱保存原理圖，原理圖的擴(kuò)展名為.gdf，本實(shí)驗(yàn)中取名為test1.gdf。4）點(diǎn)擊File\Project\setprojecttocurrentfile設(shè)置此項(xiàng)目為當(dāng)前文件,如下圖2-6所示。注意，此操作在你打開(kāi)幾個(gè)原有項(xiàng)目文件時(shí)尤為重要，否則容易出錯(cuò)。圖2-6此時(shí)在軟件窗口的頂層有路徑指示，見(jiàn)下圖2-7圖：2-7至此，你已完成了一個(gè)電路的原理圖設(shè)計(jì)輸入的整個(gè)過(guò)程。（二）電路的編譯與適配1、選擇芯片型號(hào)選擇當(dāng)前項(xiàng)目文件欲設(shè)計(jì)實(shí)現(xiàn)的實(shí)際芯片進(jìn)行編譯適配，點(diǎn)擊Assign\Device菜單選擇芯片，如下圖3-1對(duì)話窗所示。如果此時(shí)不選擇適配芯片的話，該軟件將自動(dòng)把所有適合本電路的芯片一一進(jìn)行編譯適配，這將耗費(fèi)你許多時(shí)間。該例程中我們選用CPLD芯片來(lái)實(shí)現(xiàn)，如用7000S系列的EPM7128SLC84-6芯片；同樣也可以用FPGA芯片來(lái)實(shí)現(xiàn)，你只需在下面的對(duì)話窗口中指出具體的芯片型號(hào)即可。注意：EPM7128SLC84-15和EPF10K1084-4不是快速芯片，要將提示窗“ShowOnlyFasterSpeedGrades”前面的“√”去掉。圖：3-12、編譯適配啟動(dòng)MAX+plusII\Compiler菜單，或點(diǎn)擊主菜單下的快捷鍵，打開(kāi)編譯窗口。按Start開(kāi)始編譯，并顯示編譯結(jié)果，生成下載文件。如果編譯時(shí)選擇的芯片是CPLD，則生成*·pof文件；如果是FPGA芯片的話，則生成*·sof文件，以備硬件下載編程時(shí)調(diào)用。同時(shí)生成*·rpt報(bào)告文件，可詳細(xì)查看編譯結(jié)果。如有錯(cuò)誤待修改后再進(jìn)行編譯適配，如下圖3-2所示。注意，此時(shí)在主菜單欄里的Processing菜單下有許多編譯時(shí)的選項(xiàng)，視實(shí)際情況選擇設(shè)置。圖：3-2如果說(shuō)你設(shè)計(jì)的電路順利地通過(guò)了編譯，在電路不復(fù)雜的情況下，就可以對(duì)芯片進(jìn)行編程下載，直到設(shè)計(jì)的硬件實(shí)現(xiàn)，至此你已經(jīng)完成了一個(gè)EDA的設(shè)計(jì)與實(shí)現(xiàn)的整個(gè)過(guò)程。如果你的電路有足夠的復(fù)雜，那么其仿真就顯得非常必要。電路仿真與時(shí)序分析MaxplusII教學(xué)版軟件支持電路的功能仿真（或稱前仿真）和時(shí)序分析（或稱后仿真）。眾所周知，開(kāi)發(fā)人員在進(jìn)行電路設(shè)計(jì)時(shí)，非常希望有比較先進(jìn)的高效的仿真工具出現(xiàn)，這將為你的設(shè)計(jì)過(guò)程節(jié)約很多時(shí)間和成本。由于EDA工具的出現(xiàn)，和它所提供的強(qiáng)大的（在線）仿真功能迅速地得到了電子工程設(shè)計(jì)人員的青睞，這也是當(dāng)今EDA（CPLD/FPGA）技術(shù)非?；鸨┑脑蛑?。下面就ＭaxplusII軟件的仿真功能的基本應(yīng)用在本實(shí)驗(yàn)中作一初步介紹，在以后的實(shí)驗(yàn)例程中將不在一一介紹。首先我們介紹功能仿真，即前仿真。（一）、編譯選擇a.選擇MAX+plusII\Compiler菜單，進(jìn)入編譯功能。b.此時(shí)主菜單已改變?nèi)缦聢D3-3。點(diǎn)擊主菜單“Processing”,“FunctionalSNFExtractor”，如下圖3-3。圖3-3c.此時(shí)編譯窗口改變?nèi)缦聢D3-4。這時(shí)下一步做的仿真是功能仿真。二）添加仿真激勵(lì)信號(hào)波形１、啟動(dòng)ＭaxplusII\Wavefromeditor菜單，進(jìn)入波形編輯窗口，如下圖3-5所示圖3-4圖：３-5２、將鼠標(biāo)移至空白處并單擊右鍵，出現(xiàn)如下圖３-6所示對(duì)話窗口。３、選擇Ｅnternodesfromsnf選項(xiàng)并按左鍵確認(rèn)，出現(xiàn)下圖３－7所示對(duì)話筐，單擊和按鈕，選擇欲仿真的Ｉ／Ｏ管腳。圖：３-6圖３－7４、單擊ＯＫ按鈕，列出仿真電路的輸入、輸出管腳圖在本電路中，３-８譯碼器的輸出為灰色，表示未仿真前其輸出是未知的。５、調(diào)整管腳順序，符合常規(guī)習(xí)慣，調(diào)整時(shí)只需選中某一管腳（如）并按住鼠標(biāo)左鍵拖止相應(yīng)位置即可完成。６、準(zhǔn)備為電路輸入端口添加激勵(lì)波形，如下圖3-8所示。選中欲添加信號(hào)的管腳，窗口左邊的信號(hào)源即刻變成可操作狀態(tài)，如箭頭和圓括弧所示。根據(jù)實(shí)際電路要求選擇信號(hào)源種類，在本電路中我們選擇時(shí)鐘信號(hào)就可以滿足仿真要求。圖：３－87、選擇仿真時(shí)間：視電路實(shí)際要求確定仿真時(shí)間長(zhǎng)短，如下圖3-9所示。在當(dāng)前主菜單“File”的下拉菜單中選中“EndTime”,在提示窗“Time”中輸入仿真結(jié)束時(shí)間，即可修改仿真時(shí)間。在本實(shí)驗(yàn)中，我們選擇軟件的默認(rèn)時(shí)間1us就能觀察到3-8譯碼器的8個(gè)輸出狀態(tài)。8、為A、B、C三輸入端口添加信號(hào)：先選中A輸入端“”，然后再點(diǎn)擊窗口左側(cè)的時(shí)鐘信號(hào)源圖標(biāo)“”添加激勵(lì)波形，出現(xiàn)下圖3-9對(duì)話窗口。9在本例程中我們選擇初始電平”0”時(shí)鐘周期倍數(shù)“1”（時(shí)周期倍數(shù)只能為1的數(shù)倍）并按K確。經(jīng)上述操作我們已為A輸入端添完激勵(lì)信號(hào)，點(diǎn)擊全屏顯示如下圖-0所示。圖3－9圖3-1010、根據(jù)電路要求編輯另外兩路輸入端口的激勵(lì)信號(hào)波形，在本實(shí)驗(yàn)中，３－８譯碼器的Ａ、Ｂ、Ｃ三路信號(hào)的頻率分別為１、２、４倍關(guān)系，其譯碼輸出順序就符合我們的觀察習(xí)慣。按上述方法為B、C兩路端口添加波形后單擊左邊全屏顯示圖標(biāo)“”，三路激勵(lì)信號(hào)的編輯結(jié)果為下圖3-11所示。圖3-1111、保存激勵(lì)信號(hào)編輯結(jié)果：使用File\Save或關(guān)閉當(dāng)前波形編輯窗口時(shí)均出現(xiàn)下圖3-12對(duì)話框，注意此時(shí)的文件名稱不要隨意改動(dòng)，單擊OK按鈕保存激勵(lì)信號(hào)波形。圖：3-12三）電路仿真1、打開(kāi)MaxplusII\Simulator菜單，或點(diǎn)擊主菜單下的快捷鍵，彈出仿真對(duì)話窗口，如下圖3-13所示。圖3-132、確定仿真時(shí)間，EndTime為“1”的整數(shù)倍。注意：如果在添加激勵(lì)信號(hào)的時(shí)未設(shè)置結(jié)束時(shí)間的話，此時(shí)在仿真窗口中就不能修改EndTime參數(shù)。在該例程中，我們使用的是默認(rèn)時(shí)間，單擊Start開(kāi)始仿真，如有出錯(cuò)報(bào)告，請(qǐng)查找原因，一般是激勵(lì)信號(hào)添加有誤。本電路仿真結(jié)果報(bào)告中無(wú)錯(cuò)誤、無(wú)警告，如下圖3-14所示。圖：3-14３、觀察電路仿真結(jié)果，請(qǐng)單擊激勵(lì)輸出波形文件圖標(biāo),如下圖3-15所示。圖：3-154、上圖可見(jiàn)，我們所設(shè)計(jì)的3-8譯碼器順利地通過(guò)了仿真，設(shè)計(jì)完全正確。至此功能仿真結(jié)束。下面我們介紹時(shí)序仿真。（一）、選擇編譯1.選擇MAX+plusII\Compiler菜單，進(jìn)入編譯功能。2.此時(shí)主菜單已改變?nèi)缦聢D3-19。點(diǎn)擊主菜單“Processing”下拉菜單中“TimingSNFExtractor”,編譯窗口便改變?nèi)缦聢D3-16。編譯完成后，下一步所做的仿真既是時(shí)序仿真。圖3-16（二）、時(shí)序仿真打開(kāi)MaxplusII\Simulator菜單，彈出其對(duì)話窗口，如下圖3-17所示。點(diǎn)擊“Start”開(kāi)始時(shí)序仿真。圖3-17觀察電路仿真結(jié)果，請(qǐng)單擊激勵(lì)輸出波形文件圖標(biāo),如下圖3-18。仔細(xì)觀查電路的時(shí)序，在空白出單擊鼠標(biāo)坐鍵，出現(xiàn)測(cè)量標(biāo)尺，然后將標(biāo)尺拖至欲測(cè)量的地方，查看延時(shí)情況從上圖可以看到，我們這個(gè)電路在實(shí)際工作時(shí)，激勵(lì)輸出有15.2個(gè)ns的延遲時(shí)間。至此，你以完成和掌握了電路的仿真功能。在有的電路仿真時(shí)，可能需要修改仿真步長(zhǎng)，在主菜單“Options”下拉菜單中選中“GridSize”,如下圖3-19。出現(xiàn)如下圖3-20窗口，在提示窗“GridSize”對(duì)應(yīng)的光標(biāo)行修改數(shù)據(jù)，然后點(diǎn)擊“OK”確認(rèn)。圖3-18圖3-19圖3-20在時(shí)序仿真的過(guò)程中，也可能需要對(duì)激勵(lì)波形反復(fù)做修改，如下圖3-21，用鼠標(biāo)點(diǎn)住某一處波形拖動(dòng)，出現(xiàn)黑色的條，即被選中。此時(shí)可通過(guò)選擇主窗口左邊的波形鍵選擇高低電平，如圖3-22。當(dāng)您想直接打開(kāi)一個(gè)已經(jīng)編輯好的文件時(shí),可用主菜單“File”下拉菜單中的“Open”項(xiàng),或使用主菜單下的快捷鍵如下圖3-23。會(huì)出現(xiàn)以下“Open”窗口，如圖3-24。在“Drives”提示窗中可選擇驅(qū)動(dòng)器名稱，在“Directories”提示窗中可選擇文件路徑，如圖中，雙擊“”，可返回到目錄下，打開(kāi)它里面的所有文件。雙擊，即可返回到D盤(pán)根目錄下。在提示窗“ShowinFilesList”中選擇文件類型，如.gdf、.tdf、.vhd等，或可顯示所有文件。在提示窗“Files”中選擇要打開(kāi)的文件，該文件名稱會(huì)出現(xiàn)在“FileName”提示窗中。點(diǎn)擊“OK”鍵確認(rèn)，即可打開(kāi)該文件。圖3-21圖3-22圖3-23當(dāng)打開(kāi)一個(gè)現(xiàn)有的文件后，若要編譯該文件，切記要指定路徑和元器件。指定路徑可用前面講過(guò)的方法，在主菜單“File”的下拉菜單“Project”中選擇“SetProjecttoCurrentFile”。也可采用如下方法，在主菜單“File”的下拉菜單“Project”中選擇“Name”，或點(diǎn)擊快捷鍵，出現(xiàn)如圖3-25的窗口。在此窗口中確定工程文件的路徑和名稱。指定工程文件路徑后，可在軟件窗口的頂層有提示。如圖3-26。圖3-24圖3-25圖3-26（四）、管腳的重新分配與定位:啟動(dòng)MAX+plusII\FloorplanEditor菜單命令，（或按快捷圖標(biāo)）出現(xiàn)如圖4-1所示的芯片管腳自動(dòng)分配畫(huà)面（讀者可在芯片的空白處試著雙擊鼠標(biāo)左鍵，你能發(fā)現(xiàn)這樣操作可在芯片如圖4-1和芯片內(nèi)部之間進(jìn)行切換，可觀察芯片內(nèi)部的邏輯塊等）。FloorplanEditor顯示的是該設(shè)計(jì)項(xiàng)目的管腳分配圖。這是由軟件自動(dòng)分配的。用戶可隨意改變管腳分配，以方便與你的外設(shè)電路進(jìn)行匹配。管腳編輯過(guò)程如下：1、按下窗口左邊的手動(dòng)分配圖標(biāo)，所有管腳將會(huì)出現(xiàn)在窗口，如下圖4-2中箭頭所示。2、用鼠標(biāo)按住某輸入/輸出端口，并拖到下面芯片的某一管腳上，松開(kāi)鼠標(biāo)左鍵，便可完成一個(gè)管腳的重新分配（讀者可試著在管腳之間相互拖拽，你會(huì)覺(jué)得非常方便）。注意：芯片上有一些特定功能的管腳，如時(shí)鐘端，清零端等，進(jìn)行管腳編輯時(shí)一定要注意，一般管腳都放置在I/O口。另外，在芯片器件選擇中，如果選的是Auto，則不允許對(duì)管腳再進(jìn)行手工分配。當(dāng)你對(duì)管腳進(jìn)行二次調(diào)整以后，一定要再編譯一次，否則程序下載以后，其管腳功能還是為當(dāng)初的自動(dòng)分配狀態(tài)。3、可選用自動(dòng)分配方式，點(diǎn)擊軟件窗口左側(cè)圖標(biāo)，管腳會(huì)自動(dòng)分配到器件的各個(gè)管腳。分配完成后請(qǐng)注意重新編譯。用自動(dòng)分配后，如果要修改，則要手工分配，點(diǎn)手工分配，所有的管腳重新回到“UnassignedNodes&”窗口中。然后再一個(gè)一個(gè)的把管腳分配在器件上。圖4-1圖：4-2（五）、器件的下載編程與硬件實(shí)現(xiàn)一）實(shí)驗(yàn)箱電路板上的連線用三位撥碼開(kāi)關(guān)提供三位譯碼器的輸入信號(hào)，將A、B、C對(duì)應(yīng)的管腳與三個(gè)撥碼開(kāi)關(guān)相連；用LED燈來(lái)表示譯碼器的輸出，將D0...d7對(duì)應(yīng)的管腳分別與8只LED等相連。LDLDEELDLED000亮滅滅滅滅滅滅滅100滅亮滅滅滅滅滅滅010滅滅亮滅滅滅滅滅110滅滅滅亮滅滅滅滅001滅滅滅滅亮滅滅滅101滅滅滅滅滅亮滅滅011滅滅滅滅滅滅亮滅111滅滅滅滅滅滅滅亮二）器件的編程下載1、啟動(dòng)MAX+plusII\Programmer菜單或點(diǎn)擊快捷圖標(biāo)，如果是第一次啟用的話，將出現(xiàn)如圖5-1所示的對(duì)話框，請(qǐng)你填寫(xiě)硬件類型，在“HardwareType”提示窗中選擇“byteblaster”，在“ParallelPort”提示窗出現(xiàn)“Lpt1:0x378”,并按下OK確認(rèn)即可。如圖5-2。圖：5-12、選中主菜單下的JTAG\Multi-DeviceJTAGChain菜單項(xiàng)（第一次起用可能回出現(xiàn)問(wèn)話筐，視實(shí)際情況回答確認(rèn)）。3、啟動(dòng)JTAG\Multi-DeviceJTAGChainSetup…菜單項(xiàng)，如圖5-3所示。4、點(diǎn)擊“SelectProgrammingFile…”按鈕，選擇要下載的.Pof文件（CPLD器件的下載文件后綴是.Pof，F(xiàn)PGA器件的下載文件后綴是.sof）。然后按Add加到文件列表中，如圖5-3所示。如果不是當(dāng)前要下載編程的文件的話，請(qǐng)使用Delete將其刪除。5、選擇完下載文件以后，單擊OK確定，出現(xiàn)下圖5-5的下載編程界面。圖5-2圖：5-3圖：5-4圖：5-56、單擊Program按鈕，進(jìn)行下載編程（如是FPGA芯片，請(qǐng)點(diǎn)擊Configure），如不能正確下載，請(qǐng)點(diǎn)擊如圖5-4的Detectjtagchaininfo按鈕進(jìn)行JTAG測(cè)試，查找原因，直至完成下載，最后按OK退出。至此，你已經(jīng)完成了可編程器件的從設(shè)計(jì)到下載實(shí)現(xiàn)的整個(gè)過(guò)程。7、結(jié)合電路功能，觀察設(shè)計(jì)實(shí)現(xiàn)的正確結(jié)果。六、場(chǎng)地和設(shè)備場(chǎng)地:FPGA/SOPC開(kāi)放實(shí)驗(yàn)室設(shè)備:AlteraDE2-115實(shí)驗(yàn)開(kāi)發(fā)平臺(tái)《電子設(shè)計(jì)自動(dòng)化》課程實(shí)驗(yàn)項(xiàng)目2一、實(shí)驗(yàn)項(xiàng)目名稱及實(shí)驗(yàn)項(xiàng)目編號(hào)全加器設(shè)計(jì)實(shí)驗(yàn)，056116二、課程名稱及課程編號(hào)電子設(shè)計(jì)自動(dòng)化，056116三、實(shí)驗(yàn)?zāi)康脑O(shè)計(jì)并實(shí)現(xiàn)一個(gè)一位全加器四、實(shí)驗(yàn)原理計(jì)算機(jī)中的加法器一般就是全加器，它實(shí)現(xiàn)多位帶進(jìn)位加法。下面以一位全加器介紹。一位全加器有三個(gè)輸入、兩個(gè)輸出，見(jiàn)圖2-1。（被加數(shù)）Ai（被加數(shù)）Bi 全加器（進(jìn)位入）Ci-1圖2-1 一全加器示意圖

（全加和）Si（進(jìn)位出）Ci圖中“進(jìn)位入Ci1的是低位的進(jìn)位輸出進(jìn)位出Ci即是本位的進(jìn)位輸出一位全加器的真值表見(jiàn)表2-1。表2-1：輸入輸出Ci1BiAiSiCi0000000110010100110110010101011100111111全加功能的硬件實(shí)現(xiàn)方法有多種例如可以把全加和看作是Ai與Bi的加和Hi與位輸入Ci1的半和來(lái)實(shí)現(xiàn)。多位全加器就是在一位的原理上擴(kuò)展而成的。集成電路全加器有78、78173等。實(shí)驗(yàn)源程序文件名是fulladde.vhd。五、實(shí)驗(yàn)連線全加器的三個(gè)輸入所對(duì)應(yīng)的管腳同三位撥碼開(kāi)關(guān)相連,三個(gè)輸入端子是a、b、cin，分別代表AiBiCi-1兩個(gè)輸出所對(duì)應(yīng)的管腳同兩位發(fā)光二極管相連兩個(gè)輸出端子是csu,分別代表Ci、Si。六、實(shí)驗(yàn)記錄輸入輸出實(shí)驗(yàn)結(jié)果Ci1BiAiSiCiSiCi0000000110010100110110010101011100111111七、場(chǎng)地和設(shè)備場(chǎng)地:FPGA/SOPC開(kāi)放實(shí)驗(yàn)室設(shè)備:AlteraDE2-115實(shí)驗(yàn)開(kāi)發(fā)平臺(tái)《電子設(shè)計(jì)自動(dòng)化》課程實(shí)驗(yàn)項(xiàng)目3一、實(shí)驗(yàn)項(xiàng)目名稱及實(shí)驗(yàn)項(xiàng)目編號(hào)八位加法器設(shè)計(jì)實(shí)驗(yàn)，056116二、課程名稱及課程編號(hào)電子設(shè)計(jì)自動(dòng)化，056116三、實(shí)驗(yàn)?zāi)康脑O(shè)計(jì)并實(shí)現(xiàn)一個(gè)帶進(jìn)位輸入的8位加器。四、實(shí)驗(yàn)原理在實(shí)驗(yàn)三中介紹了一個(gè)一位的全加器的例子在這里將設(shè)計(jì)一個(gè)8的全加器其框圖如圖3-1所示。中的“進(jìn)位入”Ci1指是低位的進(jìn)位輸出“位出”Ci是本位的進(jìn)位輸出。（被加數(shù)）Ai(7..0)（被加數(shù)）Bi(7.0) 全加器（進(jìn)位入）Ci-1

（全加和）Si(7..0)（進(jìn)位出）Ci圖3-1 8全加器原理五、實(shí)驗(yàn)連線全加器的7個(gè)輸入所對(duì)應(yīng)的管腳同7位撥碼開(kāi)相連17輸入管腳是0～a707和cina0a7b0~b7代表個(gè)8位二制數(shù)cin表進(jìn)位位9個(gè)輸出所對(duì)應(yīng)的管腳同9位發(fā)光二極管相連，9個(gè)輸出管腳是su0~su7和ot，su0~su7代表相加結(jié)果，cout代進(jìn)位位。六、實(shí)驗(yàn)記錄輸入實(shí)驗(yàn)結(jié)果Ci1Bi(7..0)Ai(7..0)Si(7..0)Ci00000000000000001??00000??1000000000000000000《電子設(shè)計(jì)自動(dòng)化》課程實(shí)驗(yàn)項(xiàng)目4一、實(shí)驗(yàn)項(xiàng)目名稱及實(shí)驗(yàn)項(xiàng)目編號(hào)數(shù)據(jù)比較器設(shè)計(jì)實(shí)驗(yàn)，056116二、課程名稱及課程編號(hào)電子設(shè)計(jì)自動(dòng)化，056116三、實(shí)驗(yàn)?zāi)康脑O(shè)計(jì)并實(shí)現(xiàn)一個(gè)4位進(jìn)制數(shù)據(jù)比較器四、實(shí)驗(yàn)原理二進(jìn)制比較器是提供關(guān)于兩個(gè)二進(jìn)制操作數(shù)間關(guān)系信息的邏輯電路。兩個(gè)操作數(shù)的比較結(jié)果有三種情況：A等于B、A大于B和A小于?？紤]當(dāng)操作數(shù)A和B是一位二進(jìn)制數(shù)時(shí)構(gòu)造比較器的真值表見(jiàn)表4-輸出表達(dá)式如下：AEQB=’B’AB=(AB)’A>B=AB’A<B=’B輸入輸出ABA=BA>BA<B00100010011001011100表4-1一比較器的真值表在一位比較器的基礎(chǔ)上，我們可以繼續(xù)得到兩位比較器，然后通過(guò)“迭代設(shè)計(jì)”得到4位的數(shù)據(jù)比較器對(duì)于4比較器的設(shè)計(jì)我們可以通過(guò)原理圖輸入法或VHDL描述來(lái)完成其中用VHDL語(yǔ)言描述是一種最為簡(jiǎn)單的方法。下面是一個(gè)3比較器的VHDL描述：libraryee;useee.st_ogc14.ll;useee.st_ogcunine.al;enityopisport(ab: in stdlgi_ecor(2owno);sel_f: in stdlgi_ecor(1owno);q: outBolen);end;archtetureaofcopisbeinprocess(sel_f,a,b)beincasesl_fiswhen00”>q<=awhen01”>q<=awhen10”>q<=awhenohers>q<=fale;endcas;endprocess;enda;五、實(shí)驗(yàn)連線輸入信號(hào)有A0~A3、B0B3、CLK和RST，其中A0~A3和B0B3代表兩相互比較的數(shù)，接撥碼開(kāi)關(guān)CLK接時(shí)鐘RST接復(fù)端輸出信號(hào)有AEQ（A=BAGTA>BATB(A<B)，接發(fā)光二極管。改變撥碼開(kāi)關(guān)的狀態(tài)，觀察實(shí)驗(yàn)結(jié)果。六、實(shí)驗(yàn)記錄同前，對(duì)比較器造表，得到其真值表，并分析其運(yùn)算結(jié)果的正確性。七、場(chǎng)地和設(shè)備場(chǎng)地:FPGA/SOPC開(kāi)放實(shí)驗(yàn)室設(shè)備:AlteraDE2-115實(shí)驗(yàn)開(kāi)發(fā)平臺(tái)《電子設(shè)計(jì)自動(dòng)化》課程實(shí)驗(yàn)項(xiàng)目5一、實(shí)驗(yàn)項(xiàng)目名稱及實(shí)驗(yàn)項(xiàng)目編號(hào)全加器設(shè)計(jì)實(shí)驗(yàn)，056116二、課程名稱及課程編號(hào)電子設(shè)計(jì)自動(dòng)化，056116三、實(shí)驗(yàn)?zāi)康?、設(shè)計(jì)一個(gè)帶使能輸入及同步清0的增1計(jì)數(shù)器，仿真波形圖見(jiàn)圖5-1,實(shí)驗(yàn)源程序名是counter1.vhd；2、設(shè)計(jì)一個(gè)帶使能輸入及同步清0的增1/減1的8位計(jì)數(shù)器，仿真波形圖見(jiàn)圖5-2A和5-2B,實(shí)驗(yàn)源程序名是up-down.vhd。四、實(shí)驗(yàn)內(nèi)容圖5-1計(jì)數(shù)器2波形圖圖5-2A加減控制計(jì)數(shù)器波形圖在用圖5-2B加減控制計(jì)數(shù)器波形圖VHDL語(yǔ)言描述一個(gè)計(jì)數(shù)器時(shí)，如果使用了程序包ieee.std_logic_unsigned，則在描述計(jì)數(shù)器時(shí)就可以使用其中的函數(shù)“+”（遞增計(jì)數(shù)）和“-”（遞減計(jì)數(shù)）。假定設(shè)計(jì)對(duì)象是增1計(jì)數(shù)器并且計(jì)數(shù)器被說(shuō)明為向量，則當(dāng)所有位均為‘1’時(shí)，計(jì)數(shù)器的下一狀態(tài)將自動(dòng)變成‘0’。舉例來(lái)說(shuō)，假定計(jì)數(shù)器的值到達(dá)“111”是將停止，則在增1之前必須測(cè)試計(jì)數(shù)器的值。如果計(jì)數(shù)器被說(shuō)明為整數(shù)類型，則必須有上限值測(cè)試。否則，在計(jì)數(shù)順值等于7，并且要執(zhí)行增1操作時(shí)，模擬器將指出此時(shí)有錯(cuò)誤發(fā)生。下面的例子是一個(gè)3位增1/減1計(jì)數(shù)器：當(dāng)輸入信號(hào)UP等于1時(shí)計(jì)數(shù)器增1；當(dāng)輸入信號(hào)UP等于0時(shí)計(jì)數(shù)器減1。libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityup_downis port(clk,rst,en,up:instd_logic;sum:outstd_logic_vector(2downto0);cout:outstd_logic);end;architectureaofup_downissignalcount:std_logic_vector(2downto0);beginprocess(clk,rst)beginifrst=’0’thencount<=(others=>’0’);elsifrising_edge(clk)thenifen=’1’then caseupiswhen‘1’=>count<=count+1;whenothers=>count<=count-1;endcase;endif; endif;endprocess;sum<=count;cout<=’1’whenen=’1’and((up=’1’andcount=7)or(up=’0’andcount=0))else‘0’;end;參考以上實(shí)例完成實(shí)驗(yàn)?zāi)康闹兴蟮?個(gè)計(jì)數(shù)器的設(shè)計(jì)。五、實(shí)驗(yàn)連線實(shí)驗(yàn)1輸入信號(hào)有clk（時(shí)鐘信號(hào)）、clr（復(fù)位信號(hào)）、en（使能控制輸入信號(hào)），clk用CPLD/FPGA適配器板子上的時(shí)鐘信號(hào)，接數(shù)字信號(hào)源的CLK5，頻率調(diào)節(jié)到1Hz左右，clr、en接撥碼開(kāi)關(guān)，工作時(shí)clr為低電平，en為高電平；輸出信號(hào)有Q0~Q3，接LED燈。實(shí)驗(yàn)2輸入信號(hào)有clk（時(shí)鐘信號(hào)）、rst（復(fù)位信號(hào)）、en（使能控制輸入信號(hào)）、up（加減控制輸入信號(hào)），clk用CPLD/FPGA適配器板子上的時(shí)鐘信號(hào)，接數(shù)字信號(hào)源的CLK5，頻率調(diào)節(jié)到1Hz左右，rst、en、up接撥碼開(kāi)關(guān)，工作時(shí)rst和en為高電平，up為高電平時(shí)增計(jì)數(shù)，為低電平時(shí)減計(jì)數(shù)；輸出信號(hào)有SUM0~SUM2（代表輸出數(shù)據(jù)）和COUT（代表進(jìn)位或借位），都接LED燈。在做實(shí)驗(yàn)時(shí)，請(qǐng)注意仿真波形圖中各個(gè)輸入信號(hào)的有效電平。六、場(chǎng)地和設(shè)備場(chǎng)地:FPGA/SOPC開(kāi)放實(shí)驗(yàn)室設(shè)備:AlteraDE2-115實(shí)驗(yàn)開(kāi)發(fā)平臺(tái)《電子設(shè)計(jì)自動(dòng)化》課程實(shí)驗(yàn)項(xiàng)目6一、實(shí)驗(yàn)項(xiàng)目名稱及實(shí)驗(yàn)項(xiàng)目編號(hào)全加器設(shè)計(jì)實(shí)驗(yàn)，056116二、課程名稱及課程編號(hào)電子設(shè)計(jì)自動(dòng)化，056116三、實(shí)驗(yàn)?zāi)康?.用兩種方式設(shè)計(jì)一個(gè)根據(jù)數(shù)據(jù)輸入，數(shù)碼管靜態(tài)顯示0~F的實(shí)驗(yàn)。實(shí)驗(yàn)源程序是dip1\s7.d和is_2\e7.hd。2.用設(shè)計(jì)一個(gè)共陰7段碼管控制接口要求在時(shí)鐘信號(hào)的控制下使6位數(shù)管動(dòng)態(tài)刷新顯示0~，其中位選信號(hào)為8-3碼器編碼輸出。實(shí)驗(yàn)源程序是dip3\sg_dp.d。四、實(shí)驗(yàn)內(nèi)容實(shí)驗(yàn)disp_1\eg7.vhd和dsp_\sg7vd的波形仿圖如下：圖-1 dis_\se.vd的波仿真圖圖-2 dis_\se.vd的波仿真圖dis_\se7hd和disp_2\eg7.vhd采兩種方法實(shí)現(xiàn)靜態(tài)顯示的驅(qū)動(dòng)disp2\sg7vd實(shí)方法需10K以上系列器件支持。在實(shí)驗(yàn)dip3\sg_dp.d中8位7段數(shù)碼示的驅(qū)動(dòng)電路已經(jīng)做好，并且其位選信號(hào)（SEL[7..0）為一3-8譯碼器的輸出，所以我們?cè)谠O(shè)計(jì)7段數(shù)碼管控制接口時(shí)，其位選信號(hào)輸出必須經(jīng)8-3碼顯示控制器的引腳圖如圖63所。圖6-3圖中：CP為時(shí)鐘輸入端，SEGOUT[..0]為段驅(qū)動(dòng)輸出；SELOUT[2..0]為位選信號(hào)輸出；NUMOUT[3..0]為當(dāng)前顯示的數(shù)據(jù)輸出圖6-4ip3\sg_dp.h7段示控制器仿真波形圖注意：該程序中如果時(shí)鐘頻率較高，則NUM的分頻較高，仿真時(shí)要求的仿真時(shí)較長(zhǎng)，如果時(shí)鐘頻率偏低數(shù)碼管顯示又閃爍所以建議讀者在做此實(shí)驗(yàn)時(shí)下載時(shí)選下面程序的前兩句，仿真時(shí)選后兩句。如下，不用仿真時(shí)，在后面兩句前加“--，則該句效，當(dāng)作注釋。NUM<=Q(24DOWNO21); --abot1Hz fordownloads<=Q(15DOWNO13); --abot300Hz--NUM<=Q(6DOWNO3); -forsmulaton--S<=Q(1DOWNO0);從圖6-4以看出，6位數(shù)碼管是輪流點(diǎn)亮的，我們以NUMOUT=1這段波形為參考：當(dāng)SELOUT為000時(shí)點(diǎn)亮一位顯示器顯示的數(shù)字為1同時(shí)UMOUT輸出的數(shù)據(jù)也“01。同理當(dāng)SELOUT為01時(shí)點(diǎn)亮第二位顯示器顯示數(shù)字為直到6位示器全都顯示完畢，等待進(jìn)入下一個(gè)數(shù)字的顯示。同時(shí)還有一個(gè)問(wèn)題不可忽視不是位掃描信號(hào)的頻率至少需要多少以上才能使顯示器不閃爍？簡(jiǎn)單的說(shuō)只要掃描頻率超過(guò)人的眼睛視覺(jué)暫留頻率24HZ以上就可以達(dá)到點(diǎn)亮單個(gè)顯示，卻能享有6個(gè)同時(shí)顯示的視覺(jué)效果，而且顯示也不閃爍。當(dāng)我們輸入頻率為5MZ時(shí)，我們通過(guò)加法計(jì)數(shù)器來(lái)產(chǎn)生一個(gè)約30HZ的信號(hào)，并且由它來(lái)產(chǎn)生位選信號(hào)，請(qǐng)參考下面程序段：PROCESS(CP) --計(jì)數(shù)器計(jì)數(shù)BegnIFCPEventANDCP=1'thenQ<=Q+; ENDIF;ENDPROCESS;NUM<=Q(24DOWNO21); --abot1HzS<=Q(15OWNO13); --abot00Hz--掃描信號(hào)SEL<=000"WHENS=0ELSE001"WHENS=1ELSE010"WHENS=2ELSE"01"WHENS=3ELSE100"WHENS=4ELSE101"WHENS=5ELSE1由計(jì)數(shù)器Q引出到S信號(hào)若時(shí)鐘信號(hào)為5M時(shí)Q13得到的信號(hào)頻率約為30HZ再它分給掃描信號(hào)，最后每個(gè)顯示器掃描信號(hào)頻率為：300/=50>24Z，所以不位有閃爍情形產(chǎn)生。五、實(shí)驗(yàn)連線實(shí)驗(yàn)disp_1\eg7.vhd輸信號(hào)有nu0~nu3(4位二進(jìn)制數(shù)據(jù)輸入)，接撥碼開(kāi)關(guān)；輸出信號(hào)有l(wèi)e0ld6接8個(gè)數(shù)管模塊左側(cè)的ag腳。實(shí)驗(yàn)disp_2\eg7.vhd輸信號(hào)有dn0di3(4位進(jìn)制數(shù)據(jù)輸入)，接撥碼開(kāi)關(guān)；輸出信號(hào)有q07接8數(shù)碼管模塊左側(cè)的a~dp腳。實(shí)驗(yàn)dis_\eg_dpvhd輸入信號(hào)CP端接時(shí)鐘輸出并使輸頻率約為5HSEGOUT[7..0]分別接顯示模塊的DP~A，SELOUT[2..0分別接示模塊的SEL2~SEL0，UMOUT接4個(gè)發(fā)光二極管?！峨娮釉O(shè)計(jì)自動(dòng)化》課程實(shí)驗(yàn)項(xiàng)目7一、實(shí)驗(yàn)項(xiàng)目名稱及實(shí)驗(yàn)項(xiàng)目編號(hào)單脈沖發(fā)生器設(shè)計(jì)實(shí)驗(yàn)，056116二、課程名稱及課程編號(hào)電子設(shè)計(jì)自動(dòng)化，056116三、實(shí)驗(yàn)?zāi)康脑O(shè)計(jì)并實(shí)現(xiàn)一個(gè)同步單脈沖發(fā)生器。四、實(shí)驗(yàn)內(nèi)容單脈沖發(fā)生器就是能發(fā)出單個(gè)脈沖的線路，它的輸入是一串連續(xù)脈沖M它的輸出受開(kāi)關(guān)PUL的控制，每當(dāng)按一次PUL開(kāi)關(guān)后（接0電平），Q端輸出一個(gè)與輸入脈沖寬度、時(shí)間同步的脈沖，其原理圖如圖7-1所示。圖7-1單脈沖生器原理圖單脈沖發(fā)生器仿真波形圖如圖7-2所示。圖7-2單脈沖發(fā)生器器仿真波形圖五、實(shí)驗(yàn)連線輸入信號(hào)PUL信號(hào)接一個(gè)按鍵開(kāi)關(guān)或撥碼開(kāi)關(guān)，M用適配器板子上的時(shí)鐘端，接數(shù)字時(shí)鐘源的CLK5，頻率調(diào)節(jié)得低一些；輸出信號(hào)Q、NQ分別接兩個(gè)發(fā)光二極管。按PUL按鍵，觀察Q和NQ的變化。《電子設(shè)計(jì)自動(dòng)化》課程實(shí)驗(yàn)項(xiàng)目8一、實(shí)驗(yàn)項(xiàng)目名稱及實(shí)驗(yàn)項(xiàng)目編號(hào)七段數(shù)碼管接口實(shí)驗(yàn)，二、課程名稱及課程編號(hào)電子設(shè)計(jì)自動(dòng)化，三、實(shí)驗(yàn)?zāi)康?.用兩種方式設(shè)計(jì)一個(gè)根據(jù)數(shù)據(jù)輸入，數(shù)碼管靜態(tài)顯示0~F的實(shí)驗(yàn)。實(shí)驗(yàn)程序保存為s7_1.d和e7_2.hd。2.設(shè)計(jì)一個(gè)共陰極7段數(shù)碼管控制接口，要求：在時(shí)鐘信號(hào)的控制下，使