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文檔簡介

::本公司產品不是為任何醫(yī)學、生命維持或支持設備而設計龍芯一號微處理器?2002神州龍芯集成電路設計27::傳真:86+10龍芯一號性能特 產品概 功能框 開發(fā)工 系統(tǒng)接 使用溫 接口描述 管腳排 絕對最大額定 推薦工作溫度及電 直流電氣特 功耗特 交流特 AC參數(shù)測試時輸出負載 PLL建議配 初始化及復 信號描 上電復位順 冷復位順 熱復位順 封裝參 龍芯一號性能特·32MIPS-III指令200~266MHZ·8KBCache/8KB·32SysAD400MB/s·PLL,CPU主頻/1~4·1.8I/O3.3·PQFP/CQFP128·JTAG產品方面。在主頻為250MHZ220MFLOP/s200~266MHZ7級流水線、3264位浮點ALU53*27規(guī)模的乘法龍芯一號的FPU使用單周期的基于load和store結構的指令集系統(tǒng)。浮點操作在一個周期內啟動并且和其它定點或浮點指令一起執(zhí)行。處于片內的FPU形成了一個圖1態(tài)虛擬尋址(32位普遍存在的安全,容易被計算機和網絡者所利用。的大小可以獨立設置,其大小可以為4KB-16MB(以4倍倍增)。功能框圖存存浮點操隊結果總CP0操作總譯碼總數(shù)指取指結果總取指指令地址運算及CP0接CPU接口部2開發(fā)工具龍芯一號CPUMIPSIII指令集,有大量軟硬件工具可供系統(tǒng)設計者選擇,CacheCache單元擁有獨立的數(shù)據(jù)傳輸通道,可在同一個流水線時8KBCache(I-cache)采用虛擬地址進行動態(tài)索引,具有物理Cache采用虛擬地址進行索引,所以虛實地址轉換和Cache可并行進行,以提高Cache性能。8KBCache(D-cache)同樣采用字節(jié)奇偶保護,它每行的大址轉換和數(shù)據(jù)同時進行,D-cache采用物理標記,并通過虛擬地址進行索1龍芯一號指令/3232無字系統(tǒng)接口系統(tǒng)總線接口4個地址/數(shù)據(jù)奇偶校驗位(SysADC3:0),一個9位的帶奇偶校驗令總線可達400MB/s。龍芯一號的系統(tǒng)地址數(shù)據(jù)總線(SysAD)支持單數(shù)據(jù)(1-8個字節(jié))和8個32位字的塊傳輸。時鐘接口龍芯一號的時鐘接口可使CPU很容易與外部參考時鐘同步。CPU的輸入時鐘就過對系統(tǒng)接口時鐘倍頻產生流水線時鐘(Pclock)1,2,34,由此可充分提高CPU片內的工作效率。JTAG接口在運行模式下,CPU采用了JTAG邊界掃描接口使得板級測試變得很容易。中斷接口和一個NMI中斷在此接口有效使用溫度接口描述表SysCmdValidIn*有通過SysAD(31:0),處理器與外32位地址和數(shù)據(jù)通信在SysAD總線的數(shù)據(jù)總線周期包含校據(jù)標識的9位總線3Clksel1-0=00=01=10=11鎖相環(huán)的模擬鎖相環(huán)的模擬給鎖相環(huán)內核供電的給鎖相環(huán)內核供電的表 非中表 在TCK的上升沿,根據(jù)TAP控制器的在TCK的下降沿,串行的數(shù)據(jù)從指令TAP控制器TMS輸入的邏輯信號控制測試操作。TMS在TCKJTAGResettoReset線路在一般CPU操作期間,JTAG時,也會引起TDO為高7JTAGCPU是a是a是a是aI低否高O低是高O低是高I低否高I低否高I低否高非I低否高O否bI否I否高I高否高I低否高I低否高I否高O是cI否高I否高I低否高aI/O雙向引腳(如SysAD(31:0)保持高直到Reset*c僅由TRST*8JTAGJTAG接8989管腳123456789 絕對最大額10標最小最大(VoltageOn【1內核PAD(VoltageOnCore【1【2鎖相環(huán)PAD【2【1】【2】推薦工作溫11推薦范圍(Operating0℃~0【1(VoltageOnCore)1.810%(VoltageOnCoreI/O)3.310%(InputHigh2.6~3.3(InputLow0.0~0.4備注:【1】參考直流電氣特12直流參數(shù)表(VDD_C=PVDD_C=1.8V,VDD_IO=PVDD_IO=3.3V,TCASE=標描述最小典型最大備2.42.6【1-0.30.4【1-1Vin=【5-1Vin=【5-Iol=【2-Ioh=【28.913.215.2【312.424.838.0【3)5070115【4--5.0--5.0JTAG接口參數(shù)標描述最小典型最大備(TestInput--5【6(TestOutput--5【7TCK--5備注:【1】此參數(shù)為輸入管腳電平(含三態(tài)雙向腳【2】此參數(shù)為單個輸出腳(含三態(tài)輸出腳)的電平條【3】此參數(shù)為單個輸出腳(含三態(tài)輸出腳)的驅動能【4】適用于輸入腳(不含三態(tài)雙向腳【5】適用于三態(tài)雙向腳(不含純輸入腳【6】適用于JTAG【7】適用于JTAG功耗13功耗特性(VDD_C=PVDD_C=1.98V,VDD_IO=PVDD_IO=3.6V,TCASE室溫標描133200備典型最大典型最大(SupplyCurrentOnCore--750【1內核PAD(SupplyCurrentOnCore--240【2【1】【2】供電電源為2:功耗:P=I*交流

14描133200備【1Masterclk周【3-【3【3-【3(Low【3-【3【3-【3Masterclk上(Rise----Masterclk下(Fall--------(Period)【2Modeclk----【1】內核工作頻率為Masterclk2【2】ModeclkMasterclk256++時序參考圖15標133200SysAD[31:0](Setup--(HoldTime)--(Setup--【1(HoldTime)--【1SysADC[3:0](Setup--【1SysADC[3:0](Hold--【1

【1】輸入信號的建立和保持時間從Masterclk上升沿1.4V【2++時序參考圖16133200備最小最大最小最大SysAD[31:0]有效延(Valid【3【3(Valid【3【3SysADC[3:0]有效延(Valid【3【3

【2】有效延遲從Masterclk升沿1.4V【3】取自于設計時驗證結++時序參考圖17TCK和TRST*標20最小典型最大(TCK(TCK(TCKHigh--(TCKLow--(TCKRise--(TCKFall--TRST*(TRST*Pulse--備注:++時序參考圖18TAP標20備最小最大(TDI,TMSSetup-(TDI,TMSHold-(TDOValid-(TDOFloat--【1,2,4-【1,2,4ValidDelay-【1,3,4-【1,3,4

【1】TAPTCK上升沿1.4V降沿1.4V【2】參數(shù)值以TCK【3】參數(shù)值以TCK【4】非測試輸入和輸出是指除了TCK,TRST*,TDO,TDI,TMS++時序參考圖AC參數(shù)測試時龍【1】CldCld50pF【2】【3】Vcp控制IolIoh壓波形圖案輸入信號輸出信號穩(wěn)不相關穩(wěn)Vl=0.4VVr=Vh=4MasterClk,TCK時鐘波VrVr:Tsetup:Thold:5輸出信信號參考Vr:Tmin:Tmax:VrVrTS1=T21(TDI,TMS建立時間Th1=T22(TDI,TMS保持時間Tvd1=T23(TDO輸出有效延遲Tfd1=T24(TDO輸出浮空延遲Tvd1=T27(所有非測試輸出有效延遲7JTAG作時TT=T20TRST#vr=8TAP制器ResetPLL建議配19PLL初始化及復加電復位(power-onreset):當電源開啟時進行,徹底的重新初始化處理器冷復位(coldreset):電源保持穩(wěn)定,復位所有時鐘。徹底的重新初始化處各種復位使用VCCOk,ColdReset*,Reset*輸入信號,如下所述。信號描述ColdReset*的無效必須與MasterClock同步。熱復位(warmreset)同步。Reset*的無效必須與MasterClock同步。上電復位順序當電源(Vcc)達到3.3V并且維持至少100ms以上以及MasterClock維持100msVCCOK信號置為有效。當并不進行JTAG測試時,JTCK信號必須在VCCOk信號上升沿到來之前置為低;ColdReset*信號的撤消要和MasterClock當ColdReset信號撤銷后,Reset*64個MasterClock時鐘周期。Reset*信號的撤消要和MasterClock同步;冷復位順序在復位時序的開始,VCCOk64個MasterClock時鐘熱復位順序

≥≥100256MCLK MCLK≥64MCLK≥64MCLK9≥100≥100256MCLK MCLK≥64MCLK10256MCLK256MCLK≥64MCLK11封裝神州龍芯-----龍芯 共31頁第28頁AD31.901.25628.001.102E31.901.25628.001.102θ8O8O8O8OCL1.950.077S神州龍芯-----龍芯 共32頁第29頁 be0.800.031TOLERANCESOFFORMANDDIMENSIONSD1ANDE1DONOTINCLUDEMOLD--H-ALLOWABLEPROTRUSIONIS0.25mmPERSIDE.DIMENSIO

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