Verilog設計求最大公約數(shù)系統(tǒng)

集成電路系統(tǒng)的劃分數(shù)據單元數(shù)據單元包含有保存運算數(shù)據和運算結果的數(shù)據寄存器，還包括組合邏輯電路來完成數(shù)據運算。數(shù)據單元元產生輸出信號，數(shù)據運算狀態(tài)等信息控制單元控制單元要從數(shù)據單元得到狀態(tài)信息，以決定繼續(xù)進行哪些數(shù)據運算，產生控制信號序列，以決定何時進行何種數(shù)據運算。數(shù)據路徑設計數(shù)據路徑是以一定的拓撲關系互連的若干功能部件?，F(xiàn)在ASIC設計的行為綜合工具生成的數(shù)據路徑都使用同步工作方式，由單相時鐘沿觸發(fā)實現(xiàn)同步

數(shù)據路徑通用模型

功能部件

功能部件是數(shù)據路徑中執(zhí)行由行為描述定義的各種操作的電路單元，這些操作包括；(1)邏輯操作：與、或、異或、非等簡單邏輯運算以及如“與或非”等復雜運算等；(2)算術運算：+，-，*，÷，加l增量等；(3)關系運算：>，<等；(4)移位運算；(5)復雜運算:各種專用運算以及函數(shù)、過程調用，有時這些部件構成協(xié)處理器。

以上的操作將由行為綜合器從設計庫中挑選元件或綜合出專用硬件來實現(xiàn)，每一功能部件均由一定的執(zhí)行時間、面積和功耗等參數(shù)表征。設計空間的探索在很大程度上就是對不同功能部件的選擇。為了提高運算速度，常在數(shù)據路徑內設置流水線，設計師能夠通過合理的編程風格和綜合策略決定是否使用流水線結構。在行為級綜合的輸出代碼中，通過在各個具有大致相同執(zhí)行時間的功能部件之間插入寄存器，保存每一級的運算結果。數(shù)據鎖存后，各級功能部件即可處理下一個數(shù)據。下圖是使用流水線結構的一個例子。

通信部件

通信部件根據控制器的輸出，構成各種數(shù)據通路，實現(xiàn)其他單元之間的數(shù)據交換。最基本的通信部件當然就是簡單的信號線，其他常用通信部件是單向或雙向開關、多路數(shù)據選擇器和總線，如圖所示。

整個數(shù)據路徑由通信部件以一定的拓撲結構連成網絡，從全局來看，可以分為如下兩類結構：(1)點對點式拓撲結構，這是功能部件之間最常用的互連結構。使用這種結構時，在任意兩個具有數(shù)據依賴關系的部件之間都設置通信部件，如果某個功能部件有多路輸入，就用MUX連接。(2)共享式互連拓撲結構，即使用總線，這是功能部件與存儲部件及外圍環(huán)境之間常用的互連結構。通常，功能部件與總線之間還要通過開關連接。這種結構最大限度地共享硬件通信資源，但是如果全部功能部件之間都使用總線的話，則需要極為復雜的總線協(xié)議算法。控制器模型

行為綜合器總是用有限狀態(tài)機作為控制器，而且一般采用硬連線方式，也就是說用隨機組合邏輯電路計算下一狀態(tài)，當前狀態(tài)以一定方式編碼后由寄存器鎖存。硬連線方式有限狀態(tài)機不僅有完善的數(shù)學模型，更重要的是這種電路的綜合技術已有非常充分的研究，因此寄存器傳輸級綜合能夠得到很好的結果?？刂破髂Ｐ蛨D在行為級描述中，各個狀態(tài)以隱含方式表達，由行為綜合根據源代碼進行狀態(tài)分配和編碼。現(xiàn)在的行為綜合工具中，狀態(tài)的更新都采用同步方式，用單相沿觸發(fā)時鐘方案。

在每一狀態(tài)，控制器和數(shù)據路徑要完成如下任務：

(1)控制器進入新的狀態(tài)，計算出控制信號和下一狀態(tài)；(2)控制器把控制信號送往數(shù)據路徑；(3)數(shù)據路徑根據控制信號進行相應操作；(4)數(shù)據路徑存儲運算結果，并把各種條件信號送人控制器。傳統(tǒng)的硬件設計中，上述所有任務在一個時鐘周期內完成。但實際上這4項任務由兩部分電路分別進行，存在著潛在的并行性。因此，可以引入流水線結構，加快信息的處理?；镜姆椒ㄊ窃诳刂破鞯腎／O端插入寄存器(如圖中所示)，同時把工作時