“閂鎖”現(xiàn)象及其預(yù)防措施

【“閂鎖”現(xiàn)象及其預(yù)防措施】“閂鎖”現(xiàn)象及其預(yù)防措施“閂鎖”被定義為：由于寄生pnp和npn雙極型晶體管的相互作用導(dǎo)致在CMOS芯片內(nèi)電源線與地線路徑之間形成低阻抗。這些BJT管形成一個帶正反饋的硅控整流器(SCK)，使電源到地形成事實(shí)上的短路，從而引起一個很大的電流流動，甚至造成器件的永久性損害。圖所示為具有寄生npn和pnp雙極型晶體管的CMOS反相器的剖面圖?！伴V鎖”被定義為：由于寄生pnp和npn雙極型晶體管的相互作用導(dǎo)致在CMOS芯片內(nèi)電源線與地線路徑之間形成低阻抗。這些BJT管形成一個帶正反饋的硅控整流器(SCK)，使電源到地形成事實(shí)上的短路，從而引起一個很大的電流流動，甚至造成器件的永久性損害。圖所示為具有寄生npn和pnp雙極型晶體管的CMOS反相器的剖面圖。“閂鎖”現(xiàn)象及其預(yù)防措施在等效電路圖中，Q1是垂直雙發(fā)射極pnp型晶體管，該管的基極由n阱形成，它的基極到集電極電流增益(β1)可高達(dá)幾百。Q2是橫向雙發(fā)射極npn型晶體管，其基極由p型襯底形成，這個橫向晶體管基極到集電極電流增益(β2)在幾十分之一到幾十范圍內(nèi)變化。在等效電路圖中，Q1是垂直雙發(fā)射極pnp型晶體管，該管的基極由n阱形成，它的基極到集電極電流增益(β1)可高達(dá)幾百。Q2是橫向雙發(fā)射極npn型晶體管，其基極由p型襯底形成，這個橫向晶體管基極到集電極電流增益(β2)在幾十分之一到幾十范圍內(nèi)變化。Rwell表示n阱結(jié)構(gòu)的寄生電阻，其值約為1~20kΩ。襯底電阻Rsub主要取決于襯底的結(jié)構(gòu)，是簡單的p-或是在相當(dāng)于地平面的p+襯底頂上生成的p-外延層。前一種情況下，Rsub可高達(dá)幾百歐姆，而后一種情況下，該電阻可低到幾歐姆。Rwell表示n阱結(jié)構(gòu)的寄生電阻，其值約為1~20kΩ。襯底電阻Rsub主要取決于襯底的結(jié)構(gòu)，是簡單的p-或是在相當(dāng)于地平面的p+襯底頂上生成的p-外延層。前一種情況下，Rsub可高達(dá)幾百歐姆，而后一種情況下，該電阻可低到幾歐姆。Q1:雙發(fā)射級pnp晶體管Q2:雙發(fā)射級npn晶體管1~20k“閂鎖”現(xiàn)象及其預(yù)防措施為考察閂鎖現(xiàn)象，先假設(shè)寄生電阻Rwell和Rsub足夠大以至于可忽略(開路)。除非SCR由外部干擾觸發(fā)，兩晶體管集電極電流由集電極-基極結(jié)的反相漏電流構(gòu)成，因此它們的電流增益很低。如果其中一個管的集電極電流由于外部干擾引起瞬時增大，導(dǎo)致的反饋回路會使電流突變到原來的(β1?β2)倍，這個過程稱為“SCR的觸發(fā)”。一旦觸發(fā)，一個晶體管通過正反饋驅(qū)動另一個管，最終產(chǎn)生并維持電源和地之間的低阻抗路徑，即閂鎖。下圖為典型的SCR的I-V特性曲線。為考察閂鎖現(xiàn)象，先假設(shè)寄生電阻Rwell和Rsub足夠大以至于可忽略(開路)。除非SCR由外部干擾觸發(fā)，兩晶體管集電極電流由集電極-基極結(jié)的反相漏電流構(gòu)成，因此它們的電流增益很低。如果其中一個管的集電極電流由于外部干擾引起瞬時增大，導(dǎo)致的反饋回路會使電流突變到原來的(β1?β2)倍，這個過程稱為“SCR的觸發(fā)”。一旦觸發(fā)，一個晶體管通過正反饋驅(qū)動另一個管，最終產(chǎn)生并維持電源和地之間的低阻抗路徑，即閂鎖。下圖為典型的SCR的I-V特性曲線?！伴V鎖”現(xiàn)象及其預(yù)防措施導(dǎo)致出現(xiàn)閂鎖的一些原因如下：最初的起始階段，由于襯底和阱內(nèi)的結(jié)電容，VDD的偏移產(chǎn)生足夠大的位移電流。如果轉(zhuǎn)換速率足夠大，就會引起閂鎖。但是，當(dāng)轉(zhuǎn)化速率不大時，SCR在閂鎖前具有動態(tài)恢復(fù)性。當(dāng)輸入或輸出信號擺幅遠(yuǎn)大于VDD電平或遠(yuǎn)小于VSS電平時，CMOS芯片上的寄生SCR會產(chǎn)生巨大電流，因此注入一個觸發(fā)電流。這種干擾可能在高速電路中由傳輸線的阻抗失配引起。ESD的高壓通過保護(hù)電路鉗位器件中的少數(shù)載流子注入襯底或阱，造成閂鎖。由于取決于SCR中BJT的許多驅(qū)動器同時跳變引起的電源或地總線的暫態(tài)傳輸。阱結(jié)的漏電流可能產(chǎn)生足夠大的橫向電流。X射線、宇宙射線或α粒子的輻射可在襯底和阱區(qū)中生成足夠多的電子-空穴對，從而觸發(fā)SCR。導(dǎo)致出現(xiàn)閂鎖的一些原因如下：最初的起始階段，由于襯底和阱內(nèi)的結(jié)電容，VDD的偏移產(chǎn)生足夠大的位移電流。如果轉(zhuǎn)換速率足夠大，就會引起閂鎖。但是，當(dāng)轉(zhuǎn)化速率不大時，SCR在閂鎖前具有動態(tài)恢復(fù)性。當(dāng)輸入或輸出信號擺幅遠(yuǎn)大于VDD電平或遠(yuǎn)小于VSS（地）電平時，CMOS芯片上的寄生SCR會產(chǎn)生巨大電流，因此注入一個觸發(fā)電流。這種干擾可能在高速電路中由傳輸線的阻抗失配引起。ESD的高壓通過保護(hù)電路鉗位器件中的少數(shù)載流子注入襯底或阱，造成閂鎖。由于取決于SCR中BJT的許多驅(qū)動器同時跳變引起的電源或地總線的暫態(tài)傳輸。阱結(jié)的漏電流可能產(chǎn)生足夠大的橫向電流。X射線、宇宙射線或α粒子的輻射可在襯底和阱區(qū)中生成足夠多的電子-空穴對，從而觸發(fā)SCR?！伴V鎖”現(xiàn)象及其預(yù)防措施避免閂鎖的準(zhǔn)則主要有：通過摻金降低襯底的少數(shù)載流子的壽命(但沒有引起過量的漏電流)，減小BJT的增益，或用肖特基(Schottky)漏源接觸法，減小BJT發(fā)射極少數(shù)載流子注入效率。對NMOS晶體管采用連接到地的p+保護(hù)環(huán)，對PMOS晶體管采用連接到VDD的n+保護(hù)環(huán)。降低Rw和Rsub，在注入的少數(shù)載流子到達(dá)寄生BJT基極前將其捕獲。使襯底和阱與MOS晶體管的源極盡可能地靠近，以此降低Rw和Rsub的值。用最小的p阱面積(在用雙阱工藝或n型襯底的情況下)，此時p阱的鏡像電流在瞬時脈沖時可達(dá)最小值。避免閂鎖的準(zhǔn)則通過摻金降低襯底的少數(shù)載流子的壽命(但沒有引起過量的漏電流)，減小BJT的增益，或用肖特基(Schottky)漏源接觸法，減小BJT發(fā)射極少數(shù)載流子注入效率。對NMOS晶體管采用連接到地的p+保護(hù)環(huán)，對PMOS晶體管采用連接到VDD的n+保護(hù)環(huán)。降低Rw和Rsub，在注入的少數(shù)載流子到達(dá)寄生BJT基極前將其捕獲。使襯底和阱與MOS晶體管的源極盡可能地靠近，以此降低Rw和Rsub的值。用最小的p阱面積(在用雙阱工藝或n型襯底的情況下)，此時p阱的鏡像電流在瞬時脈沖時可達(dá)最小值?！伴V鎖”現(xiàn)象及其預(yù)防措施必須設(shè)置PMOS晶體管的源極擴(kuò)散區(qū)，因此當(dāng)電流在VDD和p阱間流動時它們處于等電位線上。有一些n阱的I/O電路中，省去了阱而只用NMOS晶體管。為了避免源漏結(jié)正向偏置，所以不能引入大電流，通過在高摻雜襯底上附加高摻雜外延層的方法可以從垂直晶體管通過低阻襯底影響并聯(lián)橫向電流。在n溝道或p溝道晶體管的版圖中，使所有的NMOS晶體管放在靠近VSS的地方，PMOS晶體管放在與VDD靠近的地方。同時使PMOS和NMOS晶體管之間有足夠的空間。避免閂鎖的準(zhǔn)則必須設(shè)置PMOS晶體管的源極擴(kuò)散區(qū)，因此當(dāng)電流在VDD和p阱間流動時它們處于等電位線上。有一些n阱的I/O電路中，省去了阱而只用NMOS晶體管。為了避免源漏結(jié)正向偏置，所以不能引入大電流，通過在高摻雜襯底上附加高摻雜外延層的方法可以從垂直晶體管通過低阻襯底影響并聯(lián)橫向電流。在n溝道或p溝道晶體管的版圖中，使所有的NMOS晶體管放在靠近VSS的地方，PMOS晶體管放在與VDD靠近的地方。同時使PMOS和NMOS晶體管之間有足夠的空間?！伴V鎖”現(xiàn)象及其預(yù)防措施為了防止閂鎖，芯片制造商會明確說明使用條件。例如，Mitel的八進(jìn)制接口器件MD74SC540AC要求電壓VDD高于1.9V，電流為20mA和電壓VSS低于1.0V，電流為90mA才會觸發(fā)輸出閂鎖。應(yīng)用閂鎖準(zhǔn)則設(shè)計(jì)出的I/O