48階FIR的8折疊實(shí)現(xiàn)

48階FIR的8折疊實(shí)現(xiàn)摘要：本文介紹了IS-95系統(tǒng)的基帶FIR低通濾波器的8折疊實(shí)現(xiàn)的設(shè)計(jì)方法。用了48階的FIR來(lái)實(shí)現(xiàn)，并用Virtex-II系列中的XC2V500-4FG456CFPGA芯片做了仿真驗(yàn)證。關(guān)鍵詞：IS-95折疊濾波器1引言IS-95系統(tǒng)使用滿足頻帶限制而又能夠減小ISI的基帶成形濾波器。FPGA具有許多優(yōu)勢(shì)讓其在硬件設(shè)計(jì)中應(yīng)用越來(lái)越廣泛，這也是本設(shè)計(jì)選擇FPGA來(lái)實(shí)現(xiàn)的原因。在眾多優(yōu)勢(shì)中，顯著的一個(gè)特點(diǎn)就是高速特性。在FPGA設(shè)計(jì)中需要解決的核心問題就是功耗、資源占用與運(yùn)行速度之間的平衡。因此常常有'‘速度換面積”和“面積換速度”的思想。在特定場(chǎng)合，往往速度有冗余而面積足夠?qū)氋F時(shí)，將可考慮“速度換面積”折疊，就是其中一種方法。本文我們將詳細(xì)討論以折疊的方法實(shí)現(xiàn)IS-95基帶濾波器。2IS-95系統(tǒng)的基帶低通濾波器由于在IS-95系統(tǒng)背景下設(shè)計(jì)，參照《CDMA工程手冊(cè)》［1］,其詳細(xì)介紹了IS-95系統(tǒng)的FIR低通濾波器設(shè)計(jì)。IS-95系統(tǒng)使用了滿足頻帶限制又能減小ISI的基帶濾波器。這種濾波器的頻率響應(yīng)Hf滿足如圖1所示：pcs圖1OFDM系統(tǒng)基帶模型濾波器的頻率響應(yīng)Hf通帶(0</</二590kHz)紋波不大于1.5dB，阻帶(f>f=740kHz)p s衰減為40dB，名義上的單邊帶寬f=614.4kHz。除了這些頻域的限制，IS-95還規(guī)定了濾波器的沖激響應(yīng)與h(n)的48抽頭的FIR濾波器相近。0關(guān)于濾波器的設(shè)計(jì)思想及其減小ISI的原理參照前面提到文獻(xiàn)［11］的詳細(xì)討論，下面直接給IS-95FIR沖激響應(yīng)系數(shù)：表1IS-95FIR沖激響應(yīng)系數(shù)

nh(n丿nh(n丿nh(n丿nh(n丿0,47-0.02528831512,350.0078745266,410.0910021371&29-0.2118290881,46-0.03416793113,340.0843687287.400.08189497419,28-0.1405131282,45-0.03575232314,330.126869306&390.03707115720,270.0946019183,44—0.01673370215,320.0945283459,38—0.02199807421260.4413871404,430.02160251416,31—0.01283966110,37—0.06071627722,250.7858756405,420.06493848717,30-036—0.05117865823,241.000000000考慮到設(shè)計(jì)的實(shí)現(xiàn)，將原系數(shù)轉(zhuǎn)為定點(diǎn)數(shù)，權(quán)衡量化誤差以及設(shè)計(jì)要求，設(shè)置量化數(shù)據(jù)位寬為8比特（小數(shù)點(diǎn)位于符號(hào)位后）。并列出這樣的8比特二進(jìn)制數(shù)表示的十進(jìn)制系數(shù)（默認(rèn)小數(shù)點(diǎn)位于末位后時(shí)，相當(dāng)于定點(diǎn)數(shù)的128倍）。表2FIR沖激響應(yīng)系數(shù)定點(diǎn)轉(zhuǎn)換nh(n)nh(n)浮點(diǎn)0■S+hX口一^44-/til點(diǎn)00,47-0.02528831511111100-412,350.0078745260000000111,46-0.03416793111111011-513,340.08436872800001010102,45-0.03575232311111011-514,330.12686930600010000163,44-0.01673370211111101-315,320.09452834500001100124,430.02160251400000010216,310.01283966111111110-25,420.06493848700001000817,300.14347702811101101-196410.091002137000010111118,290.21182908811100100-287400.081894974000010101019280.14051312811101110-188,390.03707115700000100420,270.09460191800001100129,38-0.02199807411111101-321260.441387140001110005610,37-006071627711111000：-822,250.7858756400110010010011,36-005117865811111001-723,241.00000000001111111127對(duì)比原系數(shù)與轉(zhuǎn)換后十進(jìn)制系數(shù)形成的頻率響應(yīng)波形如所示：圖2原系數(shù)與定點(diǎn)十進(jìn)制系數(shù)頻率響應(yīng)對(duì)比對(duì)比原系數(shù)與轉(zhuǎn)換后十進(jìn)制系數(shù)形成的頻率響應(yīng)，發(fā)現(xiàn)區(qū)別僅僅在于整體幅度響應(yīng)上，其它濾波器本身的規(guī)格指標(biāo)差別不大。由此說明量化誤差很小，可以滿足工程實(shí)現(xiàn)。

如IS-95標(biāo)準(zhǔn)規(guī)定，濾波器的沖激響應(yīng)與h0(n)的48抽頭的FIR濾波器相近。因此我們?cè)O(shè)計(jì)的LPF就是一個(gè)48抽頭的FIR框架。圖348抽頭的FIR框架3傳統(tǒng)實(shí)現(xiàn)在前面我們介紹了IS-95系統(tǒng)使用的基帶濾波器，知道在IS-95標(biāo)準(zhǔn)，可以使用48階FIR濾波器實(shí)現(xiàn)。在FPGA和VLSI中采用常規(guī)方法如錯(cuò)誤!未找到引用源。實(shí)現(xiàn)48階FIR濾波器需要48個(gè)硬件乘法器和加法器，資源利用效率不高。對(duì)于IS-95基帶濾波器，其系數(shù)具有偶對(duì)稱的特性h(i)=h(47-i),濾波器的第i級(jí)和第47-i級(jí)(OWiWN/2)可以復(fù)用一個(gè)乘法器，從而將乘法器的數(shù)量減少一半。此種結(jié)構(gòu)如下所示：在FPGA或VLSI中實(shí)現(xiàn)乘法器需要大量硬件資源，采用上面兩種結(jié)構(gòu)實(shí)現(xiàn)IS-95基帶濾波器，分別

需要48個(gè)和24個(gè)乘法器，并不是最優(yōu)的方法。IS-95基帶碼片速率為1.2288Mcps速率較低，利用我們前面提及的“時(shí)間換面積”的思想，提高時(shí)鐘頻率，分時(shí)復(fù)用乘法器。即采用折疊變換可以實(shí)現(xiàn)這種設(shè)想。接下來(lái)詳細(xì)介紹折疊的基本原理與設(shè)計(jì)。4折疊實(shí)現(xiàn)上面一節(jié)提到的48階FIR濾波器的兩種常規(guī)實(shí)現(xiàn)方法，分別需要48個(gè)和24個(gè)乘法器，消耗過多資源。為此基于折疊技術(shù)，可實(shí)現(xiàn)低復(fù)雜度的IS-95基帶濾波器設(shè)計(jì)。若采用8折疊形式，則僅使用3個(gè)乘法器、6個(gè)加法器和少量寄存器，用FPGA來(lái)實(shí)現(xiàn)，就可以相對(duì)減少資源。下面詳細(xì)介紹此設(shè)計(jì)。4.1折疊方程推導(dǎo)折疊變換基于折疊方程推導(dǎo)數(shù)字信號(hào)處理電路中的控制電路［14。］為此，先簡(jiǎn)單介紹折疊方程的推導(dǎo)。a)節(jié)點(diǎn)U到V延時(shí)為w(e) b)折疊后延時(shí)為DF(UTV)圖6折疊方程的推導(dǎo)如圖所示，U和V為數(shù)字信號(hào)處理電路中處于不同位置的兩個(gè)運(yùn)算節(jié)點(diǎn)，節(jié)點(diǎn)U的運(yùn)算結(jié)果經(jīng)過延遲w(e)到達(dá)節(jié)點(diǎn)V。假設(shè)折疊變換后運(yùn)算節(jié)點(diǎn)U和V的功能由運(yùn)算單元Hu和Hv實(shí)現(xiàn)，分別調(diào)度節(jié)點(diǎn)U和V的第l次迭代在Nl+u和Nl+v時(shí)刻執(zhí)行，滿足OWu,vWN-1。N為折疊因子，表示N個(gè)相同功能的運(yùn)算在折疊后由同一個(gè)運(yùn)算單元完成，同時(shí)也表明折疊后硬件的迭代周期為N個(gè)時(shí)鐘。u和v是運(yùn)算節(jié)點(diǎn)U和V的折疊序數(shù)，表示節(jié)點(diǎn)在迭代過程中的實(shí)現(xiàn)順序，即節(jié)點(diǎn)U在每個(gè)迭代周期中的時(shí)刻u由運(yùn)算單元Hu實(shí)現(xiàn)，節(jié)點(diǎn)V在每個(gè)迭代周期中的時(shí)刻v由運(yùn)算單元Hv實(shí)現(xiàn)。如果Hu是Pu級(jí)流水線結(jié)構(gòu)，那么運(yùn)算節(jié)點(diǎn)U的第l次迭代結(jié)果在Nl+u+Pu時(shí)刻出現(xiàn)，因?yàn)檎郫B前節(jié)點(diǎn)U到節(jié)點(diǎn)V有w(e)個(gè)延遲，節(jié)點(diǎn)U的第l次迭代結(jié)果被節(jié)點(diǎn)V在N(l+w(e))+v時(shí)刻執(zhí)行的(l+w(e))次迭代運(yùn)算所使用。因此中間結(jié)果必須存儲(chǔ)，所需的存儲(chǔ)級(jí)數(shù)如下：D(U—tV)二［N(l+w(e))+v］-［Nl+u+P］二Nw(e)-P+v-uF U U上式即為折疊方程，它表明折疊后運(yùn)算節(jié)點(diǎn)U到V的實(shí)現(xiàn)結(jié)構(gòu)變?yōu)閺倪\(yùn)算單元Hu到Hv的一條帶有D(U—rV)延遲的路徑，該路徑上的數(shù)據(jù)是Nl+v時(shí)刻Hv的輸入。F折疊變換時(shí)，將數(shù)字信號(hào)處理電路中執(zhí)行相同功能的運(yùn)算節(jié)點(diǎn)劃分為若干個(gè)折疊集，每個(gè)折疊集包含N個(gè)節(jié)點(diǎn)，處于第n(0WnWN-1)個(gè)位置的節(jié)點(diǎn)，折疊后由同一個(gè)運(yùn)算單元在每次迭代的時(shí)刻n執(zhí)行。同時(shí)依照折疊方程計(jì)算出折疊后運(yùn)算單元間的新延時(shí)，用寄存器實(shí)現(xiàn)，并用開關(guān)控制運(yùn)算單元的輸入切換，即可得到原電路的折疊實(shí)現(xiàn)結(jié)構(gòu)。4.2折疊因子為8的折疊模塊設(shè)計(jì)采用折疊技術(shù)實(shí)現(xiàn)IS-95基帶濾波器，乘法器等基本運(yùn)算單元的工作速率為4.9152XNMcps。N越大，基本運(yùn)算單元的復(fù)用程度越高，資源消耗越小，但工作速率也越高。為了保證系統(tǒng)穩(wěn)定，N不宜取的過大。當(dāng)N等于8時(shí)，基本運(yùn)算單元的工作速率為39.3216Mcps,資源消耗和工作速率之間可以取得較好的折中。對(duì)于圖548階FIR濾波器的常規(guī)實(shí)現(xiàn)2的常規(guī)實(shí)現(xiàn)結(jié)構(gòu)，采用折疊因子為8的折疊變換，每8個(gè)乘法器、36個(gè)加法器的功能可以由1個(gè)乘法器和2個(gè)加法器分時(shí)復(fù)用實(shí)現(xiàn)，即將所示的電路結(jié)構(gòu)變換為只包含1個(gè)乘法器、2個(gè)加法器和少量寄存器的折疊模塊。11011111211317237DDDDDX(11011111211317237DDDDDX(n)圖7折疊前結(jié)構(gòu)錯(cuò)誤!未找到引用源。中含有三個(gè)折疊集SI、S2和S3,各包含8個(gè)運(yùn)算節(jié)點(diǎn)Slli、S2li和S3li,滿足0WiW7。折疊集S1由8個(gè)乘法器構(gòu)成，沒有處理延時(shí)，與其它運(yùn)算節(jié)點(diǎn)間也不存在延時(shí)單元，折疊后僅需對(duì)乘法器輸入進(jìn)行選通。折疊集S2、S3的運(yùn)算節(jié)點(diǎn)間含有存儲(chǔ)器，需要通過折疊方程計(jì)算折疊變換后的實(shí)現(xiàn)結(jié)構(gòu)，由于N=8,w(e)=1,Pu=0，由此可推出折疊方程如下：D(SnliTSnlj)=8(1)-0+j-iFDF(S2l0-S2I1)=8(1)-0+1-0=9……DF(S2I6-S2I7)=8(1)-0+7-6=9DF(S3I1-S3I0)=8(1)-0+0-1=7……DF(S3l7-S3l6)=8(1)-0+6-7=7根據(jù)折疊方程得到的折疊模塊實(shí)現(xiàn)結(jié)構(gòu)如圖所示：折疊集S2的8個(gè)運(yùn)算節(jié)點(diǎn)在折疊后由1個(gè)加法器實(shí)現(xiàn),折疊前這8個(gè)運(yùn)算節(jié)點(diǎn)間各有一個(gè)延時(shí)單元,在折疊后變?yōu)?個(gè)延時(shí)單元。加法器在每個(gè)迭代周期的時(shí)刻i執(zhí)行折疊前S2中第i個(gè)運(yùn)算節(jié)點(diǎn)的功能，計(jì)算結(jié)果經(jīng)過9個(gè)時(shí)鐘的延時(shí)后，在下一個(gè)迭代周期的時(shí)刻i+1重新送回加法器，此時(shí)加法器對(duì)應(yīng)折疊前S2中的第i+1個(gè)運(yùn)算節(jié)點(diǎn)。當(dāng)加法器運(yùn)行到迭代周期的時(shí)刻7時(shí)，計(jì)算結(jié)果經(jīng)過1個(gè)時(shí)鐘的延時(shí)通過選通開關(guān)從折疊模塊的Out1輸出；同時(shí)，此計(jì)算結(jié)果繼續(xù)在寄存器中傳遞，在時(shí)刻0到達(dá)加法器的輸入，但由于輸入選通開關(guān)的作用，加法器接受的是折疊模塊的In1上的數(shù)據(jù)，不會(huì)產(chǎn)生錯(cuò)誤。折疊集S3同樣由1個(gè)加法器實(shí)現(xiàn)折疊前8個(gè)運(yùn)算節(jié)點(diǎn)的功能,不同點(diǎn)在于第j個(gè)運(yùn)算節(jié)點(diǎn)的計(jì)算結(jié)果由第j-1個(gè)運(yùn)算節(jié)點(diǎn)在下一個(gè)迭代周期的時(shí)刻j-1調(diào)用，每次迭代的數(shù)據(jù)輸入在時(shí)刻7從折疊模塊的In2獲得，而輸出在下一個(gè)迭代周期的時(shí)刻1從Out2送出。由此，折疊前8個(gè)乘法器和16個(gè)加法器的功能，僅用1個(gè)乘法器和2個(gè)加法器便可以實(shí)現(xiàn)，而寄存器數(shù)量并沒有增加。4.3折疊模塊的級(jí)聯(lián)如下圖所示的折疊模塊等效于16個(gè)乘加器通過16個(gè)寄存器級(jí)聯(lián)，對(duì)應(yīng)FIR濾波器中的16階，3個(gè)折疊模塊級(jí)聯(lián)可以構(gòu)成完整的48階FIR濾波器?！陖='1'表示每個(gè)迭代周期的第'i'個(gè)時(shí)刻寄存器的使能端為T（有效）圖9折疊模塊的級(jí)聯(lián)在級(jí)聯(lián)時(shí)需要注意折疊模塊間的連接時(shí)序。如錯(cuò)誤!未找到引用源。所示，折疊模塊M0的In1對(duì)應(yīng)FIR濾波器的第一級(jí)輸入，其值為0，M1、M2的Out1直接和M2、M3的和In1依序級(jí)聯(lián)。在每一個(gè)迭代周期，M3的Out1在時(shí)刻0有效，In2在時(shí)刻7有效，它們之間需要通過寄存器暫存數(shù)據(jù)；M3、M2的Out2在時(shí)刻1有效，在下一個(gè)迭代周期的時(shí)刻7送入M2、M1的In2，需要再增加一級(jí)寄存器以提供一個(gè)迭代周期的延時(shí)。5折疊濾波器的仿真實(shí)現(xiàn)用VHDL硬件編程語(yǔ)言進(jìn)行設(shè)計(jì)文本描述。選用Xilinx公司Virtex-II系列中的XC2V500-4FG456CFPGA芯片，開發(fā)環(huán)境為ISE10.1i和ModelSimSE6.2b。用VHDL描述設(shè)計(jì)后，利用前面Simulink里搭建的LPF模塊，在其前端輸入兩個(gè)不同頻率疊加的混合信號(hào)，利用文本讀寫操作，在Modelsim里進(jìn)行前仿真。如10,可看出折疊方式實(shí)現(xiàn)的LPF完成了濾波功能。圖10ModelSimSE6.2b中的折疊LPF仿真波形將結(jié)果與Simulink結(jié)果對(duì)比，可以進(jìn)一步證明結(jié)果的正確性。下表是采用折疊技術(shù)和ISE10.1中的FIR

IPcore實(shí)