第三章組合邏輯

《數字電子技術基礎》（第四版）教學課件

傅大豐電子信箱139.com3.1概述 3.2組合邏輯電路的分析方法和設計方法3.3若干常用的組合邏輯電路3.4組合邏輯電路中的競爭－冒險現象返回

第三章

組合邏輯電路的分析與設計邏輯電路組合邏輯電路時序邏輯電路功能：輸出只取決于當前的輸入。組成：門電路，不存在記憶元件。功能：輸出取決于當前的輸入和原來的狀態(tài)。組成：組合電路、記憶元件。組合電路的研究內容：分析：設計：給定邏輯圖得到邏輯功能分析

給定邏輯功能畫出邏輯圖設計3.1概述一.組合邏輯電路的特點

根據邏輯功能的不同特點，數字電路可分為組合（邏輯）電路和時序（邏輯）電路兩大類。

組合邏輯電路：電路任一時刻的輸出狀態(tài)只決定于該時刻各輸入狀態(tài)的組合，而與電路的原狀態(tài)無關。這也是組合電路在邏輯功能上的共同特點。

組合電路就是由門電路組合而成，電路中沒有記憶單元，沒有反饋通路。例如圖3.1.1。圖3.1.1組合邏輯電路舉例組合邏輯電路的特點從功能上從電路結構上任意時刻的輸出僅取決于該時刻的輸入不含記憶（存儲）元件二、邏輯功能的描述

從理論講，邏輯圖本身就是邏輯功能的一種表達方式。然而在許多情況下，用邏輯圖表示的邏輯功能不夠直觀，往往需要轉換為邏輯函數式和邏輯真值表的形式，以使電路的邏輯功能更加直觀、明了。

每一個輸出變量是全部或部分輸入變量的函數：L1=f1（A1、A2、…、Ai）L2=f2（A1、A2、…、Ai）

……Lj=fj（A1、A2、…、Ai）

組合邏輯電路分析基礎1.由給定的邏輯圖逐級寫出邏輯關系表達式。分析步驟：2.用邏輯代數或卡諾圖對邏輯代數進行化簡。3.列出輸入輸出狀態(tài)表并得出結論。電路結構輸入輸出之間的邏輯關系一、組合邏輯電路的分析方法分析過程一般包含以下幾個步驟：例3.2.1：組合電路如圖所示，分析該電路的邏輯功能。3.2 組合邏輯電路的分析方法和設計方法解：（1）由邏輯圖逐級寫出表達式（借助中間變量P）。（2）化簡與變換：（3）由表達式列出真值表。

（4）分析邏輯功能：當A、B、C三個變量不一致時，輸出為“1”，所以這個電路稱為“不一致電路”。000001010011100101110111ABC01111110L

真值表例3.2.2

：分析下圖的邏輯功能。

&&&ABF真值表特點：輸入相同為“1”；輸入不同為“0”。同或門=1ABF例3.2.3

：分析下圖的邏輯功能。

&&&&ABF真值表特點：輸入相同為“0”；輸入不同為“1”。異或門=1ABF1例3.2.4：分析下圖的邏輯功能。

01被封鎖1=1BMF&2&3&4A1=010被封鎖1特點：

M=1時選通A路信號；

M=0時選通B路信號。M&2&3&4AB1F選通電路組合邏輯電路設計基礎任務要求最簡單的邏輯電路1.指定實際問題的邏輯含義，列出真值表。設計步驟：2.用邏輯代數或卡諾圖對邏輯代數進行化簡。3.列出輸入輸出狀態(tài)表并得出結論。二、組合電路的設計方法

根據給出的實際邏輯問題，求出實現這一邏輯功能的最簡單邏輯電路，這就是設計組合邏輯電路工作之所在。何為最簡？器件最少種類最少器件之間的連線最少

目標（1）邏輯抽象分析因果關系，確定輸入/出變量定義邏輯狀態(tài)的含意（賦值）列出真值表（2）寫出函數式（3）選定器件類型（4）根據所選器件：對邏輯式化簡（用門） 變換（用MSI） 或進行相應的描述（PLD）（5）畫出邏輯電路圖，或下載到PLD （6）工藝設計組合電路的設計步驟

設計過程的基本步驟：例3.2.5：設計一個三人表決電路，結果按“少數服從多數”的原則決定。解：（1）列真值表：（3）用卡諾圖化簡。000001010011100101110111ABC00010111

L三人表決電路真值表ABC0000111110

A

B

C11110000（2）寫函數式。得最簡與—或表達式：（4）畫出邏輯圖:

（5）如果，要求用與非門實現該邏輯電路，就應將表達式轉換成與非—與非表達式：

畫出邏輯圖。

例3.2.6：設計一個電話機信號控制電路。電路有I0（火警）、I1（盜警）和I2（日常業(yè)務）三種輸入信號，通過排隊電路分別從L0、L1、L2輸出，在同一時間只能有一個信號通過。如果同時有兩個以上信號出現時，應首先接通火警信號，其次為盜警信號，最后是日常業(yè)務信號。試按照上述輕重緩急設計該信號控制電路。要求用集成門電路7400（每片含4個2輸入端與非門）實現解：（1）列真值表：（2）由真值表寫出各輸出的邏輯表達式：輸出輸入0001000100010001××01×001L0L1L2I0I1I2真值表（3）根據要求，將上式轉換為與非表達式：

（4）畫出邏輯圖：例3.2.7：設計一個將余3碼變換成8421碼的組合邏輯電路。解：（1）根據題目要求，列出真值表：真值表輸出（8421碼）輸入（余3碼）00000001001000110100010101100111100010010011010001010110011110001001101010111100L3L2L1L0A3A2A1A0（2）用卡諾圖進行化簡。（注意利用無關項）A1A3A2A0×0100×0000××01××A1A3A2A0×0001×0011××10××A1A3A2A0×1010×0001××10××A1A3A2A0×0110×0110××10××邏輯表達式：

（3）由邏輯表達式畫出邏輯圖。例3.2.8設計一個監(jiān)視交通信號燈狀態(tài)的邏輯電路如果信號燈出現故障，Z為1RAGZ設計舉例：1、抽象輸入變量:

紅（R）、黃（A）、綠（G）輸出變量：故障信號（Z）2、寫出邏輯表達式輸入變量輸出RAGZ000100100100011110001011110111113、選用小規(guī)模SSI器件4、化簡(最簡與－或式，只有使用與門和或門才是最簡)5、畫出邏輯圖4’、化簡（與非－與非）5’、畫出邏輯圖4”、化簡（與或非，怎么得到呢？）5”、畫出邏輯圖3.3.2譯碼器3.3.3數據選擇器3.3.4數值比較器3.3.5加法器3.3.1編碼器3.3若干常用的組合邏輯電路

3.3.1編碼器一.編碼器的基本概念及工作原理

編碼——將某一特定的邏輯信號變換為二進制代碼。example:人&手機&撲克&麻將

能夠實現編碼功能的邏輯部件稱為編碼器。編碼例：設計一個鍵控8421BCD碼編碼器。（2）由真值表寫出各輸出的邏輯表達式為：解：（1）列出真值表：輸入輸出S9S8S7S6S5S4S3S2S1S0ABCD1111111110

0000111111110100011111111011111111011111111011111111011111111011111111011111111011111111011111111100100011010001010110011110001001重新整理得：（3）由表達式畫出邏輯圖：01100（4）增加控制使能標志GS

：輸入輸出S9S8S7S6S5S4S3S2S1S0ABCDGS111111111111111111101111111101111111101111111101111111101111111101111111101111111101111111101111111101111111110000000001000110010100111010010101101101011111000110011n個二進制代碼（n位二進制數）有2n種不同的組合，可以表示2n個信號。二進制編碼器的作用：將一系列信號狀態(tài)編制成二進制代碼。二、二進制編碼器

3位二進制普通編碼器:8個輸入端，3個輸出端，常稱為8線—3線編碼器。

圖3.3.13位二進制（8線－3線）編碼器的框圖設八個輸入端為I1I8，八種狀態(tài)，與之對應的輸出設為Y2、Y1、Y0，共三位二進制數。How?設計編碼器的過程與設計一般的組合邏輯電路相同，首先要列出狀態(tài)表（即真值表），然后寫出邏輯表達式并進行化簡，最后畫出邏輯圖。輸出輸入0000010100111001011101111000000001000000001000000001000000001000000001000000001000000001Y2Y1Y0I0I1I2I3I4I5I6I7

3位二進制編碼器真值表1st列出狀態(tài)表

2nd.由真值表寫出各輸出的邏輯表達式為：

3rd用門電路實現邏輯電路：無用高電平有效,若改為低電平有效,如何?真值表I0I1I2I3I4I5I6I7&&&F3F2F18-3

編碼器邏輯圖I0無用比較上述兩圖,區(qū)別?只能一個有效!三．優(yōu)先編碼器——允許同時輸入兩個以上信號，并按優(yōu)先級輸出。

集成優(yōu)先編碼器舉例——74148（8線-3線）注意：該電路為反碼輸出。S為使能輸入端(低電平有效)，Ys為使能輸出端(高電平有效)，YEX為優(yōu)先編碼工作標志(低電平有效)。參見手冊S也稱為選通輸入端，S

＝0，編碼器才能正常工作；而S

＝1時，所有輸出端均被封鎖在高電平。Ys也稱為選通輸出端，可以看出只有當所有的輸入端都是高電平（即沒有編碼輸入），而且S

＝1時，Ys才是低電平。因此Ys的低電平輸出信號表示“電路工作，但是沒有編碼輸入”YEX也稱為擴展端說明輸入端只要有一個低且S

＝1，就有YEX

＝1，因此YEX的低電平輸出信號表示“電路工作，而且有編碼輸入”優(yōu)先編碼器特點：允許同時輸入兩個以上的編碼信號，但只對其中優(yōu)先權最高的一個進行編碼。例：8線-3線優(yōu)先編碼器（設I7優(yōu)先權最高…I0優(yōu)先權最低）輸入輸出I0I1I2I3I4I5I6I7Y2Y1Y0XXXXXXX1111XXXXXX10110XXXXX100101XXXX1000100XXX10000011XX100000010X100000000110000000000低電平實例：

74LS148選通信號選通信號附

加

輸

出

信

號為0時，電路工作無編碼輸入為0時，電路工作有編碼輸入輸入輸出1XXXXXXXX11111011111111111010XXXXXXX0000100XXXXXX01001100XXXXX011010100XXXX0111011100XXX01111100100XX011111101100X01111111101000111111111110狀態(tài)11不工作01工作，但無輸入10工作，且有輸入00不可能出現附加輸出信號的狀態(tài)及含意控制端擴展功能舉例：例3.3.1： 用兩片8-3線優(yōu)先編碼器

16-4優(yōu)先編碼器其中，的優(yōu)先權最高。。。例3.3.1

：試用兩片74LS148接成16線－4線優(yōu)先編碼器，將A0～A15

16個輸入信號編為二進制編碼Z3Z2Z1Z0=0000～1111。其中A15的優(yōu)先權最高，A0的優(yōu)先權最低。①輸入信號的連接；②級聯問題（芯片工作的優(yōu)先級）；③輸出信號的連接。解：①輸入信號需用兩片狀態(tài)11不工作01工作，但無輸入10工作，且有輸入00不可能出現第一片為高優(yōu)先權只有(1)無編碼輸入時，(2)才允許工作第(1)片時表示對的編碼低三位輸出應是兩片的輸出的“或”②級聯問題高優(yōu)先級低優(yōu)先級③輸出信號A15A8A7A0編碼10Z3111000111000Z2Z1Z001YEX(1)第一片的YEX1作為輸出編碼的第4位，即Z3＝

YEX1（具體來說，chip1工作時，YEX1＝0，Z3

＝1；反之Z3＝0。）Z2～Z0作為輸出編碼的第2位～第0位，低3位為兩片輸出的Y2～Y0的邏輯或Example1：A8＝0YEX1＝0Z3＝1，Y21Y11Y01＝111Ys1＝1S2＝1，chip2封鎖，Y22Y12Y02＝111最后的Z3Z2Z1Z0＝1000Example2：A15～A8＝1YEX1＝1Z3＝0，Y21Y11Y01＝111Ys1＝0S2＝0，chip2工作，Y22Y12Y02＝111，最后的Z3Z2Z1Z0＝0000二---十進制編碼器的作用：將十個狀態(tài)（對應于十進制的十個代碼）編制成BCD碼。十個輸入需要幾位輸出？四位輸入：I0I9輸出：F3

F0列出狀態(tài)表如下：四、二—十進制優(yōu)先編碼器邏輯圖略狀態(tài)表輸入的低電平信號變成一個對應的十進制的編碼將I9～I0

編成0110~1111，有問題嗎？的優(yōu)先權最高，

最低輸入的低電平信號變成一個對應的十進制的編碼74LS147二－十進制優(yōu)先編碼器二－十進制（BCD）優(yōu)先編碼器

把I0～I9的十個狀態(tài)分別編碼成十個BCD碼。其中I9的優(yōu)先權最高，I0的優(yōu)先權最低。74LS147的功能表輸入：邏輯0(低電平）有效輸出：反碼輸出注意：圖3.3.5二－十進制優(yōu)先編碼器74LS147的邏輯圖譯碼是編碼的逆過程，即將某二進制翻譯成電路的某種狀態(tài)。二進制譯碼器二進制譯碼器的作用：將n種輸入的組合譯成2n種電路狀態(tài)。也叫n---2n線譯碼器。譯碼器的輸入——一組二進制代碼譯碼器的輸出——一組高低電平信號3.3.2譯碼器常用的有：二進制譯碼器，二—十進制譯碼器，顯示譯碼器等。一、二進制譯碼器例：2-4線譯碼器74LS139&&&&A1A02-4線譯碼器74LS139的內部線路輸入控制端輸出74LS139的功能表“–”表示低電平有效。74LS139管腳圖一片139種含兩個2-4譯碼器例：利用線譯碼器分時將采樣數據送入計算機。2-4線譯碼器ABCD三態(tài)門三態(tài)門三態(tài)門三態(tài)門總線2-4線譯碼器ABCD三態(tài)門三態(tài)門三態(tài)門三態(tài)門總線000全為1工作原理：（以A0A1=00為例）數據脫離總線例：3線—8線譯碼器輸入輸出A2A1A0Y7Y6Y5Y4Y3Y2Y1Y00000000000100100000010010000001000110000100010000010000101001000001100100000011110000000真值表邏輯表達式：用電路進行實現用二極管與門陣列組成的3線－8線譯碼器

除了門陣列，還有什么譯碼器？集成譯碼器實例：74LS138低電平輸出附加控制端？74LS138的功能表：輸入輸出S1A2A1A00XXXX11111111X1XXX1111111110000111111101000111111101100101111101110011111101111010011101111101011101111110110101111111011101111111狀態(tài)11不工作01不工作10工作00不工作附加輸出信號的狀態(tài)及含意利用附加控制端（S1、S2＋S3）進行擴展例3.3.2：用74LS138（3線—8線譯碼器）

4線—16線譯碼器D3=1D3=0Example1：D3＝0，chip2不工作，Z8～Z15均為1；chip1工作，(

（i＝0，…,7）,即D3D2D1D0的0000～0111這八個代碼譯成了Z0～Z7八個低電平D3=1D3=0Example2：D3＝1，chip1不工作，Z0～Z7均為1；chip2工作，(

（i＝8，…,15）,即D3D2D1D0的1000～1111這八個代碼譯成了Z8～Z15八個低電平二、二—十進制譯碼器將輸入BCD碼的10個代碼譯成10個高、低電平的輸出信號，BCD碼以外的偽碼，輸出均無低電平信號產生例：74LS42輸出輸入0000000100100011010001010110011110001001101010111100110111101111Y0Y1Y2Y3Y4Y5Y6Y7Y8Y9A3A2A1A0

011 11111111011111111110111111111101111111111011111111110111111111101111111111011111111110111111111101111111111111111111111111111111111111111……………..偽碼4線-10線譯碼器7442真值表

二進制譯碼器的應用很廣，典型的應用有以下幾種：①實現存儲系統的地址譯碼－參見PPT78、79

；②實現邏輯函數－參見PPT91；③帶使能端的譯碼器可用作數據分配器。PPT97三、用譯碼器設計組合邏輯電路1.基本原理

3位二進制譯碼器給出3變量的全部最小項;

。。。

n位二進制譯碼器給出n變量的全部最小項;

任意函數 將n位二進制譯碼輸出的最小項組合起來，可獲得任何形式的輸入變量不大于n的組合函數怎么組合呢？if譯碼器的輸出為原函數時，采用或門else譯碼器的輸出為反函數時，采用與非門2.舉例：例3.3.3：利用74LS138設計一個多輸出的組合邏輯電路，輸出邏輯函數式為：例3.3.4

試用譯碼器和門電路實現邏輯函數：解：將邏輯函數轉換成最小項表達式，再轉換成與非—與非形式。=m3+m5+m6+m7用一片74138加一個與非門就可實現該邏輯函數。

例3.3.5

已知某組合邏輯電路的真值表，試用譯碼器和門電路設計該邏輯電路。解：寫出各輸出的最小項表達式，再轉換成與非—與非形式:輸出輸入001100101010101010011100000001010011100101110111L

FGA

BC真值表

用一片74138加三個與非門就可實現該組合邏輯電路?？梢?，用譯碼器實現多輸出邏輯函數時，優(yōu)點更明顯。

與非—與非形式:n-2n

線譯碼器，包含了n變量所有的最小項。加上或門或與非門，可以組成任何形式的輸入變量小于n的組合邏輯函數。用線譯碼器設計多輸出計邏輯電路小結若要產生多輸出邏輯函數時,使用譯碼器+門電路較有利。設計方法（步驟）總結：1.由功能確定輸入、輸出量，寫出邏輯式。2.把要用的邏輯組件的邏輯函數式變換成與所求邏輯式相類似的形式：?若兩者形式上完全相同，則該種組件效果最好。?若組件函數式更豐富，則可將多出的輸入變量和乘積項適當處理，也可以較方便地得到所需要的邏輯式。?若組件的函數式僅是所要產生的邏輯式的一部分，可以通過擴展方法得到所需邏輯式。擴展方法用使能端或其它輸入端擴展，適當加其他門；采用多片組件進行適當連接。3.接線，畫出邏輯圖。數據輸入地址碼輸入Y0Y1Y2Y3Y4Y5Y6Y7多路分配器框圖

由地址碼切換控制，將各種輸入數據分時地傳遞給不同的輸出端，實現多路數據分配。多路數據分配器地址碼輸入數據輸入“1”

多路數據輸出例：利用3線-8線譯碼器構成8路輸出的多路分配器。四、數字顯示譯碼器

數字顯示器分類：

按顯示方式分，有字型重疊式、點陣式、分段式等。

按發(fā)光物質分，有發(fā)光二極管(LED)式、熒光式、液晶顯示等。在數字系統中，常常需要將運算結果用人們習慣的十進制顯示出來，這就要用到數字顯示器&顯示譯碼器。二---十進制編碼顯示譯碼器顯示器件顯示器件：常用的是七段顯示器件。bcdefgaForexampleabcdfgabcdefg111111001100001101101e七段顯示器件的工作原理：顯示譯碼器：11474LS49BCBIDAeabcdfgUccGND74LS49的管腳圖消隱控制端74LS49的功能表（簡表）輸入輸出顯示DABIag10XXXX0000000消隱8421碼譯碼顯示字型完整的功能表請參考相應的參考書。74LS49與七段顯示器件的連接：74LS49是集電極開路，必須接上拉電阻bfacdegbfacdegBIDCBA+5V+5V1.七段字符顯示器如：2.BCD---七段字符顯示譯碼器 （代碼轉換器）7448輸入輸出數字A3A2A1A0YaYbYcYdYeYfYg字形000001111110100010110000200101101101300111111001401000110011501011011011601100011111701111110000810001111111910011110011101010000110111101100110011211000100011131101100101114111000011111511110000000自學真值表卡諾圖BCD－七段顯示譯碼器7448的邏輯圖7448的附加控制信號1：燈測試輸入

當時，Ya~Yg全部置為1燈測試輸入信號：（1）

Ya~Yf=1LT=0,

G4~G7輸出高電平，

根據真值表

Yg＝1？Why？？平時應置為高7448的附加控制信號2：滅零輸入當時，時，則滅燈7448的滅零輸入

滅的是多余的0何時顯0？

A0A1A2A3＝0000怎么滅？

Ya～Yg＝0G13～G19與或非門輸出0至少都有一組輸入全為高電平G3輸出0G4輸出0A0‘～A3’＝17448的附加控制信號3

：滅燈輸入/滅零輸出輸入信號，稱滅燈輸入控制端：無論輸入狀態(tài)是什么，數碼管熄滅輸出信號，稱滅零輸出端：RBO=A3A2A1A0LTRBI

只有當輸入，且滅零輸入信號時，才給出低電平因此表示譯碼器將本來應該顯示的零熄滅了

例3.3.6

：利用和的配合，實現多位顯示系統的滅零控制整數部分：最高位是0，而且滅掉以后，輸出作為次高位的輸入信號小數部分：最低位是0，而且滅掉以后，輸出作為次低位的輸入信號

數據選擇器——根據地址選擇碼從多路輸入數據中選擇一路，送到輸出，其功能類似于一個單刀多擲開關。3.3.3數據選擇器一、數據選擇器的基本概念及工作原理S0000A1A0Y00D001D110D211D31××0S4選1數據選擇器功能表S：選通控制端。

S=0時，數據選擇器工作；S=1時，Y=0輸出無效。4選1數據選擇器電路圖

數據選擇器：在數字信號的傳輸過程中，實現從一組輸入數據中選出某一個的邏輯電路。

forexample：下頁所示為雙4選1數據選擇器74LS153。

雙4選1數據選擇器74LS153雙4選1數據選擇器74LS153邏輯表達式：公共的地址輸入端獨立的數據輸入端和輸出端選通控制端A1A0Y11XX0000D10001D11010D12011D13例3.3.7：“雙四選一”，74LS153

分析其中的一個“四選一”Y2？例：試用一片雙4選1數選器74LS153組成一個8選1數據選擇器。解：A2A1A0Y000～11D0～D3100～11D4～D78選1數據選擇器的邏輯表達式：8選1數據選擇器74LS151特點：輸出端為互補形式。例：用兩片74LS151構成十六選一數據選擇器???D0D7???A0A1A2???D0D7???A0A1A2&A0A1A2A3D8D15D0D7=0D0D7=1D0D7???D0D7???A0A1A2???D0D7???A0A1A2&A0A2A2A3D8D15D0D7=1D8D15=1D8D15在CMOS集成電路中經常用傳輸門構成數據選擇器。P159圖3.3.21就是一個例子。圖3.3.21采用CMOS傳輸門結構的數據選擇器CC14539例3.3.8：用兩個“四選一”接成“八選一”“四選一”只有兩位地址輸入，從四個輸入中選中一個“八選一”的八個數據需要三位地址代碼指定其中任何一個

是借來的啊！

因為任何組合邏輯函數總可以用最小項之和的標準形式構成。所以，利用數據選擇器的輸入Di來選擇地址變量組成的最小項mi，可以實現任何所需的組合邏輯函數（輸入變量不大于n+1）。

如果一個MUX的地址變量個數為n，則對這個2n選1的MUX的輸出具有標準與或表達式的形式。

若組合邏輯函數的輸入變量為K個，MUX的地址變量為n個，則有三種情況：K＝n、K＝n+1

>n、K<n。二、用數據選擇器設計組合電路分析四選一選擇器功能表類似三變量函數的表達式！例3.3.9

：試用4選1數據選擇器74LS153實現如下邏輯函數的組合邏輯電路。解：邏輯函數變形為最小項之和形式比較可得：D0=0，D1=1，D2=1，D3=1Note:邏輯函數的變量個數＝數據選擇器的地址輸入變量個數；如果大于，怎么辦？①K＝n②K>n（K＝n+1）例3.3.10

：試用4選1數據選擇器74LS153實現如下邏輯函數的組合邏輯電路。解：邏輯函數變形為最小項之和形式比較可得：當A1A0＝AB時，D0=C，D1=1，D2=C，D3=1選地址A1A0=AB練習：試用4選1數據選擇器74LS153實現如下邏輯函數的組合邏輯電路。例3.3.11：Note:當邏輯函數的變量個數大于數據選擇器的地址輸入變量個數時，需要借位。

例3.3.12

試用4選1數據選擇器實現邏輯函數：解：將A、B接到地址輸入端，C加到適當的數據輸入端。作出邏輯函數L的真值表，根據真值表畫出連線圖。真值表A

BCL00000101001110010111011100011011③K<n例3.3.13：試用8選1數據選擇器74LS151實現如下邏輯函數的組合邏輯電路。解：邏輯函數變形為最小項之和形式比較可得：A2=0，A1=A，A0=BD0=0，D1=1，D2=1，D3=0D4=D5=D6=D7=02.用n位地址輸入的數據選擇器，可以產生任何一種輸入變量數不大于n+1的組合邏輯函數。3.設計時可以采用函數式比較法?？刂贫俗鳛檩斎攵耍瑪祿斎攵丝梢跃C合為一個輸入端。用數據選擇器設計邏輯電路小結1.若要產生單輸出邏輯函數時,可先考慮數據選擇器。3.4.4數字比較器比較器的分類：（1）僅比較兩個數是否相等。（2）除比較兩個數是否相等外，還要比較兩個數的大小。第一類的邏輯功能較簡單，下面重點介紹第二類比較器。功能表一、一位數值比較器A,B比較有三種可能結果二、多位（>=2位）數值比較器比較原則：1.先從高位比起，高位大的數值一定大。2.若高位相等，則再比較低位數，最終結果由低位的比較結果決定。請根據這個原則設計一下：每位的比較應包括幾個輸入、輸出？A、B兩個多位數的比較：AiBi兩個本位數（A>B）i-1（A=B）i-1（A<B）i-1低位的比較結果（A>B）i（A=B）i（A<B）i比較結果向高位輸出每個比較環(huán)節(jié)的功能表例：2位數值比較器A1＞

B1A1＜

B1A1＝

B1A1＝

B1A1＝

B1A1＝

B1A1＝

B1A1B1數值輸入××××A0＞

B0A0＜

B0A0＝

B0A0＝

B0A0＝

B0A0B0輸出級聯輸入100010100010100010001××××××××××××100010001FA＞BFA＜BFA=BIA＞BIA＜BIA=B2位數值比較器的真值表由真值表寫出邏輯表達式：由表達式畫出邏輯圖：A2<B2A<BA0=B0A=BA0<B0A<BA0>B0A>B

4位數值比較器

比較兩個多位數A和B，需從高向低逐位比較。如兩個4位二進制數A3A2A1A0和B3B2B1B0進行比較：A3<B3A<B

A3>B3A>B

A3=B3A2>B2A>B

A2=B2A1<B1A<BA1>B1A>B

A1=B1沒考慮擴展輸入端集成4位數值比較器A’>B’A’=B’A’<B’：擴展輸入端，級聯時低位向高位的進位位。若A=B時，要由這三位輸入來決定比較結果。A=A3A2A1A0，B=B3B2B1B0：比較數值輸入端。A>BA=BA<B：比較結果輸出端（高電平有效）。4位數值比較器真值表74LS85電路圖CC14585電路圖擴展輸入端只使用兩個輸出端“1”“0”（開門）TTL電路（74LS85）CMOS電路（4585）串聯擴展不一樣！例3.3.14：試用兩片4585比較兩個7位二進制數

C6C5C4C3C2C1C0和D6D5D4D3D2D1D0的大小。低位高位解：必接好例3.3.15：七位二進制數比較器。（采用兩片74LS85）“1”必接好（A>B）L（A<B）LA>BA=BA<BA1B1A0B0A3B3A2B2（A=B）L74LS85（A>B）L（A<B）LA>BA=BA<BA1B1A0B0A3B3A2B2（A=B）L74LS85(1)(2)a3a2a1a0a6a5a4Ab3b2b1b0b6b5b4B高位片低位片例3.3.16：設計三個四位數的比較器，可以對A、B、C進行比較，能判斷：

(1)三個數是否相等。

(2)若不相等，A數是最大還是最小。比較原則：先將A與B比較，然后A與C比較，若A=BA=C，則A=B=C；若A>B&A>C，則A最大；若A<B&A<C，則A最小?？梢杂脙善?4LS85實現。A=B=C&&A最大A最小&（A>B）L（A<B）LA>BA=BA<BC1C0C3C2（A=B）L（A>B）L（A<B）LA>BA=BA<BB1B0B3B2（A=B）L11A1A0A3A2B1B0B3B2A1A0A3A2B1B0B3B2A1A0A3A2例3.3.17:比較兩個八位二進制數的大小I(A>B)只是一控制信號，并不參與產生Y（A>B）!!3.3.5加法器-構成算術運算器的基本單元一、一位加法器1.半加器，不考慮來自低位的進位，將兩個一位的二進制數相加輸入輸出ABSCO0000011010101101半加和向高位的進位如果想用與非門組成半加器，則將上式用變換成與非形式：畫出用與非門組成的半加器。2.全加器：將兩個一位二進制數及來自低位的進位相加輸入輸出CIABSCO000000011001010011011001010101110011111174LS183明白一點，可以嗎？

由真值表直接寫出邏輯表達式，再經代數法化簡和轉換得：全加和向高位的進位畫出全加器的邏輯電路圖（異或門）：邏輯符號

二、多位加法器串行進位加法器（模仿手工計算方式）優(yōu)點：簡單缺點：慢Why？4位串行進位加法器

首先求最低位的和，并將進位向高位傳遞，由低向高逐次求各位的全加和，并依次將進位向高位傳遞，直至最高位。每一位的相加結果都必須等到低一位進位產生以后才能建立，傳輸延遲時間長（最差需要經過4個全加器的延遲時間）。2.超前進位加法器基本原理：加到第i位的進位輸入信號Ci是兩個加數第i位以前各位（0~i-1）的函數，可在相加前由A,B兩數確定。（CO）i＝AiBi＋（Ai＋Bi）（CI）i優(yōu)點：快，每一位的和及最后的進位基本同時產生缺點：電路復雜

在加法運算前，根據進位COi是Ai-1,Ai-2,......,A0及Bi-1,Bi-2,......,B0的函數關系得到每個位的進位CIi，這樣一次就可以完成整個加法運算。