CH5 1存儲器及其接口

第5章存儲器及其接口5.1存儲器種類、特性和結(jié)構(gòu)5.2隨機(jī)存取存儲器RAM5.3只讀存儲器ROM5.4存儲器與CPU的連接5.5本章小結(jié)第5章存儲器及其接口本章學(xué)習(xí)重點(diǎn)依據(jù)三總線原則，學(xué)會構(gòu)成M接口方法掌握RAM的基本結(jié)構(gòu)和工作原理學(xué)習(xí)掌握地址譯碼原理和設(shè)計方法內(nèi)存—存放當(dāng)前運(yùn)行的程序和數(shù)據(jù)。特點(diǎn)：快，容量小，隨機(jī)存取，CPU可直接訪問；RAM、ROM；通常由半導(dǎo)體存儲器構(gòu)成；外存—存放非當(dāng)前使用的程序和數(shù)據(jù)。特點(diǎn)：慢，容量大，順序存取/塊存取。專門設(shè)備管理,需調(diào)入內(nèi)存后CPU才能訪問；常見外存：硬盤、軟盤、光盤等；一般是用磁表面存儲器件構(gòu)成。一、存儲器分類（按工作性質(zhì)分類）

分成內(nèi)部存儲器和外部存儲器。5.1存儲器種類、特性和結(jié)構(gòu)（1）由內(nèi)存ROM中的引導(dǎo)程序啟動系統(tǒng)；（2）從外存中讀取系統(tǒng)程序和應(yīng)用程序，送到內(nèi)存的

RAM中，運(yùn)行程序；（3）程序運(yùn)行的中間結(jié)果放在RAM中，(內(nèi)存不夠時也

放在外存中)；（4）程序結(jié)束時將最后結(jié)果存入外部存儲器。計算機(jī)工作時存取程序和數(shù)據(jù)的過程內(nèi)存按存儲器性質(zhì)分類通常分為隨機(jī)存取存儲器(RAM)和只讀存儲器(ROM)。隨機(jī)存取存儲器（RAM）RandomAccessMemory只讀存儲器（ROM）ReadOnlyMemory內(nèi)存儲器二、半導(dǎo)體存儲器分類半導(dǎo)體存儲器（內(nèi)存）只讀存儲器（ROM）隨機(jī)存儲器（RAM）靜態(tài)（SRAM):通常用于計算機(jī)的Cache動態(tài)（DRAM):主要用于計算機(jī)的主存掩膜ROM可編程ROM（PROM）可擦除的ROM（EPROM）電可擦除的ROM（EEPROM）閃速存儲器(FlashMemory)（新一代

ROM-BIOS）1、RAM（隨機(jī)存取存儲器）存放的是暫時性數(shù)據(jù)和應(yīng)用程序；

斷電后，數(shù)據(jù)全部丟失；

通常所說內(nèi)存容量即指RAM容量；2、ROM（只讀存儲器）通常存放系統(tǒng)軟件和永久性系統(tǒng)數(shù)據(jù)，如：操作系統(tǒng)的

程序（BIOS）或用戶固化的程序；

斷電后，數(shù)據(jù)也不會丟失。三、半導(dǎo)體存儲器特性存儲容量：存儲單元個數(shù)M×每單元位數(shù)N；總位數(shù)存取時間：從啟動讀(寫)操作到操作完成的時間存取周期：兩次獨(dú)立的存儲器操作所需間隔的最小時間可靠性：平均故障間隔時間MTBF

（MeanTimeBetweenFailures）功耗：操作功耗、維持功耗集成度：位數(shù)/片，一塊芯片上集成多少個基本存儲電路四、內(nèi)存儲器的主要性能指標(biāo)存儲矩陣地址譯碼讀寫驅(qū)動MARMDR時序/控制CPU地址總線數(shù)據(jù)總線五、內(nèi)存儲器的基本結(jié)構(gòu)內(nèi)存儲器控制總線重新回顧:存儲器讀周期過程MOVAL，[2000H]5.2隨機(jī)存取存儲器RAM存儲矩陣地址譯碼器控制邏輯一、基本組成結(jié)構(gòu)三態(tài)雙向緩沖器A0A1AM-1D0D1DN-1CSOER/W1、存儲矩陣

寄存二進(jìn)制信息的基本存儲單元的集合體，為便于書寫，基本存儲單元都排列成一定的陣列，且進(jìn)行編址。—

字結(jié)構(gòu)：常用在小容量的靜態(tài)SRAM—

位結(jié)構(gòu)：常用在大容量的SRAM、DRAM2、地址譯碼器它接受來自CPU的地址信號，產(chǎn)生地址譯碼信號，選中存儲矩陣中某一個或某幾個基本存儲單元，進(jìn)行讀寫操作。單譯碼編址方式（字結(jié)構(gòu)）

雙譯碼編址方式（復(fù)合譯碼）（位結(jié)構(gòu)）3、控制邏輯接收CPU或外部電路的控制信號，經(jīng)過組合變換后，對存矩陣、地址譯碼器和三態(tài)雙向緩沖器進(jìn)行協(xié)調(diào)控制。（ChipEnable）（OutputDisable）（WriteEnable）

WECEOD（ChipSelect）（OutputEnable）（Read/Write）CSOER/W4、三態(tài)雙向緩沖器M與CPU通過DB相連當(dāng)時，進(jìn)行讀/寫I/O操作無時，呈高阻態(tài)，完全與DB隔離R/WR/W1、特點(diǎn)速度快(20ns-40ns,現(xiàn)在有小于1ns的)，不需刷新，外圍電路比較簡單，但集成度低(存儲容量小，約1Mbit/片)，功耗大；PC機(jī)中，SRAM被廣泛用作高速緩沖存儲器cache；容量為M*N的SRAM芯片，其地址線數(shù)=㏒2M，數(shù)據(jù)線數(shù)=N；同理，若SRAM芯片的地址線數(shù)為K，則可以推斷其單元數(shù)為2K個。二、靜態(tài)隨機(jī)存取存儲器(SRAM)

2、靜態(tài)RAM的例子典型的SRAM芯片如：2114(1K×4位)；6116(2K×8位)；6264(8K×8位)；62128(16K×8位)；62256(32K×8位)下圖為6264芯片與CPU的連接：OEWECE1CE2D7-D0IO7~IO0A12-A0A12~A0SRAM6264地址譯碼器RDWRSRAM與CPU的連接圖1、特點(diǎn)DRAM是靠MOS電路中的柵極電容來存儲信息的，由于電容上的電荷會逐漸泄漏，需要定時充電以維持存儲內(nèi)容不丟失（稱為動態(tài)刷新），所以動態(tài)RAM需要設(shè)置刷新電路，相應(yīng)外圍電路就較為復(fù)雜；刷新定時間隔一般為幾微秒～幾毫秒；DRAM的特點(diǎn)是集成度高(存儲容量大，可達(dá)1Gbit/片以上），功耗低，但速度慢(100-200ns左右)，需要刷新；DRAM在微機(jī)中應(yīng)用非常廣泛，如微機(jī)中的內(nèi)存條(主存)、顯卡上的顯示存儲器幾乎都是用DRAM。三、動態(tài)隨機(jī)存取存儲器(DRAM)

2164是64K×1的DRAM芯片，其中：A7~A0：地址線WE：讀/寫控制線

1：讀出，0：寫入RAS：行選通信號CAS：列選通信號DIN：數(shù)據(jù)輸入DOUT：數(shù)據(jù)輸出Vcc：+5VGND：地2、動態(tài)RAM例子DRAM與CPU之間的接口電路由DRAM控制器完成，解決信號轉(zhuǎn)換及刷新控制等問題。地址總線讀/寫WR地址多路器定時發(fā)生器DRAM數(shù)據(jù)緩沖器地址RASCAS仲裁電路刷新定時器刷新地址計數(shù)器CPU3、動態(tài)RAM與CPU的連接5.3只讀存儲器ROM根據(jù)ROM信息寫入的方式，ROM分為4種：ROM1.掩膜型ROM2.可編程只讀存儲器PROM3.可擦除可編程只讀存儲器EPROM4.電可擦除的可編程只讀存儲器EEPROMOE

CED7-D0D7~D0A12-A0A12~A02764地址譯碼器RD2764EPROM與CPU的連接圖ROM芯片與CPU的連接5.4存儲器與CPU的連接微型機(jī)中，CPU對M讀/寫操作過程：

如：執(zhí)行指令MOVAL,[1000H]的過程（1）通過AB送出地址信號；DS:1000（2）發(fā)出相應(yīng)的控制信號；（M/IO、RD、WR）（3）在DB上交換（傳送）信息（數(shù)據(jù)）[DS:1000]ALRAM與CPU連接構(gòu)成M時，主要有以下三部分設(shè)計工作：①AB連接②DB連接③CB連接一、接口設(shè)計時注意問題高位地址線......A0IO0AnIOn......D0~DnA0~AnWRRD

M/IO一般來說，單片存儲器芯片容量有限，存儲器系統(tǒng)常為多個芯片組成，故還應(yīng)考慮各芯片的控制選擇線；所以CPU與存儲器芯片一般連接原則如下圖所示。二、接口連接基本方法多塊小容量芯片構(gòu)成大容量存儲器的過程存儲容量＝單元數(shù)×數(shù)據(jù)位數(shù)擴(kuò)展包括兩類：位擴(kuò)展：數(shù)據(jù)位的擴(kuò)展，如：1K×4芯片1K×8字?jǐn)U展：單元數(shù)的擴(kuò)展，如：1K×8芯片2K×8三、存儲器擴(kuò)展D7D6D5D4D3D2D1D0A15A0……64K×1位I/OWE

CE64K×1位I/OWE

CE64K×1位I/OWE

CE64K×1位I/OWE

CE64K×1位I/OWE

CE64K×1位I/OWE

CE64K×1位I/OWE

CE64K×1位I/OWE

CE讀/寫片選1、位擴(kuò)展連接方法數(shù)據(jù)位的擴(kuò)展：地址線、片選線和讀寫信號線并聯(lián)；數(shù)據(jù)線單獨(dú)相連64K×1芯片組成64K×8的存儲系統(tǒng)A15A0RDWEA13A0…2、字?jǐn)U展連接方法單元個數(shù)的擴(kuò)展：

地址線、讀寫信號線和數(shù)據(jù)線并聯(lián)片選線單獨(dú)引出D7…D0WECERDP016K×8位WECERDP116K×8位WECERDP216K×8位WECERDP316K×8位16K×8芯片組成64K×8的存儲系統(tǒng)地址譯碼器Y3Y2Y1Y0BAA15A14如果存儲器的字?jǐn)?shù)和位數(shù)都不能滿足系統(tǒng)存儲器的要求，就要進(jìn)行字和位全擴(kuò)展。字位全擴(kuò)展可分三步：

(1)計算出組成存儲器模塊所需的芯片數(shù)

(2)進(jìn)行位擴(kuò)展

(3)進(jìn)行字?jǐn)U展3、字位全擴(kuò)展連接方法假設(shè)一個存儲器容量為M×N位，所用的芯片規(guī)格是L×K位，則組成這個存儲器區(qū)域共需多少片？

計算方法：

例如：若用2K×4的RAM芯片組成12K×8的內(nèi)存總?cè)萘?，則共需這樣的芯片多少片？解：12片芯片數(shù)計算方法WECERDP3'16K×4位WECERDP2'16K×4位WECERDP1'16K×4位WECERDP0'16K×4位RDWEA13A0…舉例D7…D4D3…D0WECERDP016K×4位WECERDP116K×4位WECERDP216K×4位WECERDP316K×4位用16K×4位的存儲器芯片組成64K×8位的存儲器，需多少片這樣的芯片？如何連接？分析：8位

4位=2(片)位擴(kuò)展：64K

16K

=4(組)字?jǐn)U展：64K×8位16K×4位=8(片)地址譯碼器Y3Y2Y1Y0BAA15A14基本原則:CPU的低位地址線直接連到所有存儲器芯片地址線，實(shí)現(xiàn)片內(nèi)尋址；CPU的高位地址線組合（譯碼）形成片選信號，實(shí)現(xiàn)片間尋址；片間尋址三種方式：

線性選擇方式、部分譯碼方式、全譯碼方式下面通過舉例說明（以8088-CPU為例）四、存儲器的地址選擇(地址譯碼)片間尋址原則：用CPU高位地址線的一根或某幾根組合形成片選信號。例5-1：使用SRAM芯片Intel6264（8K×8位）組成16K×8的存儲器系統(tǒng)，設(shè)計6264與8088CPU的硬件連接圖，并分析各芯片的地址范圍。1、線性選擇方式123456789101112131428272625242322212019181716156264NCA4A5A6A7A8A9A10A11A12IO0IO1IO2GNDVccWECE2A3A2A1OEA0CE1IO7IO6IO5IO4IO3分析：（1）確定要使用的芯片數(shù)單片6264容量為：8K×8位；要構(gòu)成系統(tǒng)的存儲容量為：16K×8位故：所需芯片數(shù)＝16K×88K×8＝2片（2）分配8088地址線用于片內(nèi)尋址：A0～A12（6264有地址線13根）

用于片選信號：A13（可用A13~A19中任一根地址

線來控制，地址線根數(shù)由字?jǐn)U展組數(shù)決定）（3）8088CPU與6264芯片硬件連接圖設(shè)計A12~A0IO7~IO0CE1CE2WEOE62641#A12~A0IO7~IO0CE1CE2WEOE62642#A12~A0D7~D0WRRDM/IOA13可見：當(dāng)A13=0，選中1#芯片；當(dāng)A13=1，選中2#芯片；假設(shè)：A19～A14均為0；則：1#芯片的地址：2#芯片的地址：片內(nèi)地址片外地址1…01…0A01…01…0A11…01…0A21…01…0A41…01…0A51…01…0A311111111××××××…………………1××××××00000001××××××11111110××××××…………………0××××××00000000××××××A6A7A8A9A10A11A12A13A14A15A16A17A18A19（4）芯片地址范圍分析00000H~01FFFH02000H~03FFFH再分析：在一個段內(nèi)64KB中,地址重疊情況：在一個段64KB中,地址重疊區(qū)有4個，即有4組地址可以選中1#芯片：

0000~1FFFH，4000~5FFFH，

8000~9FFFH，C000~DFFFH。在整個存儲空間內(nèi)共有16×4＝64個重疊區(qū)。同理：有4組地址可以選中2#芯片：

2000~3FFFH，6000~7FFFH，

A000~BFFFH，E000~FFFFH。在整個存儲空間內(nèi)共有16×4＝64個重疊區(qū)。方式簡單，節(jié)省譯碼電路；地址分配重疊，且地址空間有可能不連續(xù)；適合用在存儲容量較小且不要求擴(kuò)充的系統(tǒng)中。（5）線性選擇方式特點(diǎn)小結(jié)：片間編址原則：CPU高位地址線全部參與片選信號的形成，一般用譯碼器來實(shí)現(xiàn)。當(dāng)采用16條地址線時，可直接尋址64KB單元。例5-2

假設(shè)一個微機(jī)系統(tǒng)的RAM容量為4KB，采用1K×8的RAM芯片，安排在64KB空間的最低4KB位置。2、全譯碼選擇方式分析：（1）確定要使用的芯片數(shù)

所需芯片數(shù)＝（2）分配8088地址線用于片內(nèi)尋址：A9～A0用于片選信號：A15～A10，采用6:64譯碼器4K×81K×8＝4片（3）CPU與存儲器芯片硬件連接如下圖：全譯碼地址選擇方式接口連接圖芯片地址分析（4）芯片地址范圍：

第一組：0000～03FFH；第二組：0400～07FFH第三組：0800～0BFFH；第二組：0C00～0FFFH（5）全譯碼方式特點(diǎn)：所得地址連續(xù)唯一，便于擴(kuò)充；譯碼電路比較復(fù)雜，成本高。片間尋址原則：用CPU高位地址線中的幾位經(jīng)過譯碼后形成片選信

號。一般采用小型譯碼器或門電路實(shí)現(xiàn)；它是前

兩種方法的混合方式。常用譯碼器采用3:8譯碼器74LS138。3、部分譯碼選擇方式74LS138

12345678161514131211109ABCG2AG2BG1Y7GNDVCCY0Y1Y2Y3Y4Y5Y6111001011001101001001001110001010001100001Y0=0

其余為1000001輸出ABCG2BG2AG1Y2=0

其余為1Y3=0其余為1Y4=0

其余為1Y5=0

其余為1Y6=0

其余為1Y7=0

其余為1Y1=0

其余為174LS138譯碼器管腳及譯碼輸出真值表例5-3

如果要設(shè)計一個8KB×8的存儲器系統(tǒng)，采用2K×8RAM芯片4片，選用A10~A0作為片內(nèi)尋址，用A13~A11作為74LS138的譯碼輸入，利用輸出Y0~Y3作為片選信號。系統(tǒng)連接示意圖1…01…01…01…0A41…01…01…01…0A21…01…01…01..0A01111111111000……………………11000000000001100041111111101000……………………01000000000000100031111111110000……………………10000000000001000021111111100000……………………0000000000000000001A1A3A5A6A7A8A9A10A11A12A13A14A15組片內(nèi)尋址任意芯片選擇利用74LS138的輸出Y0~Y3作為片選信號。例5-3

（續(xù)）結(jié)論：利用輸出Y0~Y3作為片選信號，則芯片地址分配為：第一片：地址范圍為0000~07FFH

第二片：地址范圍為0800~0FFFH

第三片：地址范圍為1000~17FFH

第四片：地址范圍為1800~1FFFH若利用輸出Y4~Y7作為片選信號，則地址分配又不同。部分譯碼選擇方式特點(diǎn)小結(jié)：部分譯碼方式的可尋址空間比線性選擇范圍大，比全譯碼選擇方式的地址空間要小。部分譯碼方式的譯碼器比較簡單，但地址擴(kuò)展受到一定的限制，并且出現(xiàn)地址重疊區(qū)。使用不同信號作片選控制信號時，它們的地址分配也將不同，此方式經(jīng)常應(yīng)用在設(shè)計較小的微型計算機(jī)系統(tǒng)中。五、存儲器數(shù)據(jù)線及控制線的連接

舉例說明（以8086CPU為例）D7~D0A18