第八章-可編程邏輯器件

第八章可編程邏輯器件（PLD,ProgrammableLogicDevice）目錄8.1概述*8.2現(xiàn)場可編程邏輯陣列（FPLA）8.3可編程陣列邏輯（PAL）8.4通用陣列邏輯（GAL）8.5可擦除的可編程邏輯器件（EPLD）8.6復雜的可編程邏輯器件（CPLD）8.7現(xiàn)場可編程門陣列（FPGA）8.8在系統(tǒng)可編程通用數(shù)字開關（ispGDS）8.9PLD的編程一、PLD的基本特點1.數(shù)字集成電路從功能上有分為通用型、專用型兩大類2.PLD的特點：是一種按通用器件來生產(chǎn)，但邏輯功能是由用戶通過對器件編程來設定的數(shù)字系統(tǒng)8.1概述二、PLD的發(fā)展和分類PROM是最早的PLDFPLA現(xiàn)場可編程陣列邏輯PAL可編程邏輯陣列GAL通用陣列邏輯EPLD可擦除的可編程邏輯器件CPLD復雜可編程邏輯器件FPGA現(xiàn)場可編程門陣列ISP-PLD在系統(tǒng)可編程的PLDLDPLDHDPLD三、LSI中用的邏輯圖符號PLA的與陣列和或陣列均可編程。下圖是典型的PLA陣列。O2O1O0I2I1I0或陣列（可編程）與陣列（可編程）

在采用PLA實現(xiàn)邏輯函數(shù)時，由與陣列構成與項，然后用或陣列實現(xiàn)相應的或運算。

PLA的容量用陣列與門數(shù)×或門數(shù)表示。右圖PLA的容量為6×3.8.2現(xiàn)場可編程邏輯陣列FPLA

PLA有組合型和時序型兩種類型，分別適用于實現(xiàn)組合函數(shù)和時序函數(shù)。時序PLA包含三個組成部分：與陣列或陣列觸發(fā)器網(wǎng)絡…….........x0x1xn-1p0Pk-1zm-1z0z1y0y1yr-1CPRESET基于FPLA的組合電路結構的通用形式基于FPLA的時序電路結構的通用形式8.3可編程陣列邏輯（PAL）8.3.1PAL的基本電路結構8.3.2PAL的幾種輸出電路結構和反饋形式8.3.3PAL的應用舉例8.3.1PAL的基本電路結構一、基本結構形式 可編程“與”陣列+固定“或”陣列， 最簡單的形式為：二、編程單元出廠時，所有的交叉點均有熔絲編程時有用的熔絲保留，無用的熔絲熔斷8.3.2PAL的幾種輸出電路結構和反饋形式一、專用輸出結構二、可編程輸入/輸出結構三、寄存器輸出結構四、異或輸出結構五、運算選通反饋結構一.專用輸出結構輸出端是與或門互補輸出結構用途：產(chǎn)生組合邏輯電路二.可編程輸入/輸出結構用途：組合邏輯電路，有三態(tài)控制可實現(xiàn)總線連接可將輸出作輸入用三.寄存器輸出結構用途：產(chǎn)生時序邏輯電路移位寄存器四.異或輸出結構時序邏輯電路異或可對“與-或”輸出求反五.運算反饋結構時序邏輯電路可產(chǎn)生A、B的十六種算術、邏輯運算8.3.3PAL的應用舉例例8.3.1

用PAL器件設計一個數(shù)值判別電路。要求判斷4位二進制數(shù)DCBA的大小分別屬于0~5、6~10、11~15三個區(qū)間的哪一個之中。

解：

以Y0=1表示DCBA的數(shù)值在0~5之間，以Y1=1表示DCBA的數(shù)值在6~10之間，以Y2=1表示DCBA的數(shù)值在11~15之間，十進制數(shù)二進制數(shù)

DCBA

Y0Y1Y20

00001001

00011002

00101003

00111004

01001005

01011006

01100107

01110108

10000109

100101010

101001011

101100112

110000113

110100114

1110

00115

1111001（2）寫出函數(shù)式并化簡（3）選擇PAL：4個以上的輸入變量3個以上的輸出變量至少有一個或門包含3個乘積項選PAL14H4（1）寫出真值表（4）編程PAL的缺點：雙極型熔絲工藝，一旦編程以后不能修改采用CMOS可擦除單元的PAL克服了不可修改的缺點，但輸出結構類型繁多，設計不便。解決方案：GAL8.4通用邏輯陣列GAL8.4.1電路結構形式可編程“與”陣列+固定“或”陣列+可編程輸出電路

OLMC編程單元特點：采用電可擦除的MOS（E2CMOS）——可改寫GAL16V832*64位可編程與陣列8個三態(tài)輸出緩沖器10個輸入緩沖器E2CMOS編程單元8.4.2輸出邏輯宏單元OLMC數(shù)據(jù)選擇器OLMC的工作模式8.4.3GAL的輸入和輸出特性GAL是一種較為理想的高輸入阻抗器件，而且內(nèi)部的輸入電路具有濾除噪音和靜電防護功能。GAL的輸出緩沖電路具有兩個突出特點：（1）采用單一類型的N溝道增強型MOS管（2）輸出具有“軟開關”特性。8.5可擦除的可編程邏輯器件（EPLD）1、工藝－采用CMOS制作2、電路結構－GAL=PAL+OLMC3、特點：低功耗，高噪聲容限—CMOS工藝集成度高，價格低、可改寫—UVEPROM工藝輸出為OLMC，同時添加預置數(shù)和異步置0功能信號傳輸時間可預測8.6復雜的可編程邏輯器件（CPLD）由GAL發(fā)展而來,其主體仍是與陣列和邏輯宏結構（1）通用邏輯模塊GLB其邏輯功能可由用戶規(guī)定（2）輸入/輸出單元IOC它提供了內(nèi)部邏輯和外部封裝之間的接口（3）互聯(lián)資源IR8.7現(xiàn)場可編程門陣列（FPGA）（1）可編程邏輯模塊CLB其邏輯功能可由用戶規(guī)定（2）輸入/輸出模塊IOB它提供了內(nèi)部邏輯和外部封裝之間的接口（3）互聯(lián)資源IR（4）嵌入式存儲塊SRAM一、基本結構1.IOB2.CLB3.IR4.SRAM1.IOB可以設置為輸入/輸出；輸入時可設置為：同步（經(jīng)觸發(fā)器） 異步（不經(jīng)觸發(fā)器）2.CLB本身包含了組合電路和觸發(fā)器，可構成小的時序電路將許多CLB組合起來，可形成大系統(tǒng)3.IR4.SRAM

分布式

每一位觸發(fā)器控制一個編程點

二、*編程數(shù)據(jù)的裝載數(shù)據(jù)可先放在EPROM或PC機中通電后，自行啟動FPGA內(nèi)部的一個時序控制邏輯電路，將在EPROM中存放的數(shù)據(jù)讀入FPGA的SRAM中“裝載”結束后，進入編程設定的工作狀態(tài)??！每次停電后，SRAM中數(shù)據(jù)消失下次工作仍需重新裝載8.8在系統(tǒng)可編程通用數(shù)字開關（ispGDS）ispGDS22的結構框圖優(yōu)點：設計簡單、方便、易于調(diào)試、測試。ispGDS－In-SystemProgrammableGenericDigitalSwitch8.9PLD的編程以上各種PLD均需離線進行編程操作一、開發(fā)系統(tǒng)硬件：計算機+編程器軟件：開發(fā)環(huán)境（軟件平臺）

VHDL,Verilog

真值表，方程式，電路邏輯圖（Schematic）狀態(tài)轉換圖（FSM）二、步驟抽象（系統(tǒng)設計采用Top-Down的設計方法）選定PLD選定開發(fā)系統(tǒng)編寫源程序（或輸入文件）調(diào)試，運行仿真