為什么要設(shè)計(jì)有限狀態(tài)機(jī)

為什么要設(shè)計(jì)有限狀態(tài)機(jī)？數(shù)字邏輯電路的構(gòu)成：-組合邏輯：輸出只是輸入邏輯電平的函數(shù)（有延時(shí)），與電路的原始狀態(tài)無(wú)關(guān)。-時(shí)序邏輯：輸出不只是輸入的邏輯電平的函數(shù)，還與前一狀態(tài)有關(guān)。同步時(shí)序邏輯是在同一時(shí)鐘跳變節(jié)拍的前提下，如輸入條件滿足，則進(jìn)入下一狀態(tài)，否則仍留在原來(lái)的狀態(tài)的狀態(tài)機(jī)。為什么要設(shè)計(jì)有限狀態(tài)機(jī)？數(shù)字邏輯電路的構(gòu)成：-組合邏輯：由與、或、非門(mén)組成的網(wǎng)絡(luò)。常用的有：多路器、數(shù)據(jù)通路開(kāi)關(guān)、加法器、乘法器….-時(shí)序邏輯：

由多個(gè)觸發(fā)器和多個(gè)組合邏輯塊組成的網(wǎng)絡(luò)。常用的有：計(jì)數(shù)器、復(fù)雜的數(shù)據(jù)流動(dòng)控制邏輯、運(yùn)算控制邏輯、指令分析和操作控制邏輯。同步時(shí)序邏輯的設(shè)計(jì)是設(shè)計(jì)復(fù)雜的數(shù)字邏輯系統(tǒng)的核心。為什么要設(shè)計(jì)有限狀態(tài)機(jī)？組合邏輯舉例之一：一個(gè)八位數(shù)據(jù)通路控制器`defineON1‘b1`defineOFF1‘b0wireControlSwitch;wire[7:0]Out,In;assignOut=(ControlSwith==`ON)?In:8‘h00In[7]ControlSwitchOut[7]In[0]Out[0]…...…...為什么要設(shè)計(jì)有限狀態(tài)機(jī)？一個(gè)八位數(shù)據(jù)通路控制器的波形：In[7]ControlSwitchOut[7]In[0]Out[0]…...…...ControlSwitchin[7:0]開(kāi)關(guān)out[7:0]tt31

0215

3262

88

0215

320000為什么要設(shè)計(jì)有限狀態(tài)機(jī)？：帶寄存器的八位數(shù)據(jù)通路控制器的波形In[7]ControlSwitchQ[7]CLOCKDQ[7]In[6]ControlSwitchQ[6]CLOCKDQ[6]。。。為什么要設(shè)計(jì)有限狀態(tài)機(jī)？組合邏輯舉例之二：一個(gè)八位三態(tài)數(shù)據(jù)通路控制器`defineON1‘b1`defineOFF1‘b0wireLinkBusSwitch;wire[7:0]outbuf;inout[7:0]bus;assignbus=(LinkBusSwitch==`ON)?outbuf:8‘hzzoutbuf[7]LinkBusSwitchbus[7]outbuf[0]bus[0]…...…...為什么要設(shè)計(jì)有限狀態(tài)機(jī)？八位三態(tài)數(shù)據(jù)通路控制器的波形:outbuf[7]LinkBusSwitchbus[7]outbuf[0]bus[0]…...…...關(guān)outbuf[7:0]開(kāi)bus[7:0]tt31

0215

3262

88

0215

32ZZZZLinkBusSwitch為什么要設(shè)計(jì)有限狀態(tài)機(jī)？開(kāi)關(guān)邏輯應(yīng)用舉例：寄存器間數(shù)據(jù)流動(dòng)的控制開(kāi)關(guān)qdqdqdqdqdqdqdqdqdqdqdqdclock開(kāi)關(guān)S1

開(kāi)關(guān)S2組合邏輯組合邏輯寄存器1寄存器2寄存器3為什么要設(shè)計(jì)有限狀態(tài)機(jī)？開(kāi)關(guān)邏輯應(yīng)用舉例：寄存器間數(shù)據(jù)流動(dòng)的控制開(kāi)關(guān)clock開(kāi)關(guān)S5

寄存器Cqd開(kāi)關(guān)S6開(kāi)關(guān)S3

寄存器Bqd開(kāi)關(guān)S4開(kāi)關(guān)S1

寄存器Aqd開(kāi)關(guān)S2為什么要設(shè)計(jì)有限狀態(tài)機(jī)？開(kāi)關(guān)邏輯的時(shí)延問(wèn)題：控制數(shù)據(jù)運(yùn)算和流動(dòng)的開(kāi)關(guān)的開(kāi)啟和關(guān)閉時(shí)序.組合邏輯輸出控制開(kāi)關(guān)Sn

in[7:0]out[15:0]in[7:0]

8‘d31

8‘d202

16‘d93

16‘d606延時(shí)10nsSn開(kāi)關(guān)out[15:0]ttt為什么要設(shè)計(jì)有限狀態(tài)機(jī)？如果能?chē)?yán)格以時(shí)鐘跳變沿為前提，按排好時(shí)序，來(lái)操作邏輯系統(tǒng)中每一個(gè)開(kāi)關(guān)Si，則系統(tǒng)中數(shù)據(jù)的流動(dòng)和處理會(huì)按同一時(shí)鐘節(jié)拍有序地進(jìn)行，避免了冒險(xiǎn)和競(jìng)爭(zhēng)現(xiàn)象，時(shí)延問(wèn)題就能有效地加以解決。利用有限狀態(tài)機(jī)就能產(chǎn)生復(fù)雜的以時(shí)鐘跳變沿為前提的同步時(shí)序邏輯，并提供操作邏輯系統(tǒng)的開(kāi)關(guān)陣列所需要的復(fù)雜控制時(shí)序（具有信號(hào)無(wú)鎖和先后次序等要求的）。

為什么要設(shè)計(jì)有限狀態(tài)機(jī)？clock10nsS2開(kāi)關(guān)S1tttSnS3tttS4為什么要設(shè)計(jì)有限狀態(tài)機(jī)？如果我們能設(shè)計(jì)這樣一個(gè)電路：1）能記住自己目前所處的狀態(tài)；2）狀態(tài)的變化只可能在同一個(gè)時(shí)鐘的跳變沿時(shí)刻發(fā)生，而不可能發(fā)生在任意時(shí)刻；3）在時(shí)鐘跳變沿時(shí)刻，如輸入條件滿足，則進(jìn)入下一狀態(tài)，并記住自己目前所處的狀態(tài)，否則仍保留原來(lái)的狀態(tài)；4）在進(jìn)入不同的狀態(tài)時(shí)刻，對(duì)系統(tǒng)的開(kāi)關(guān)陣列做開(kāi)啟或關(guān)閉的操作。為什么要設(shè)計(jì)有限狀態(tài)機(jī)？

有了以上電路，我們就不難設(shè)計(jì)出復(fù)雜的控制列序來(lái)操縱系統(tǒng)的開(kāi)關(guān)陣列。能達(dá)到以上要求的電路就是時(shí)序和組合電路互相結(jié)