為什么要設(shè)計有限狀態(tài)機(jī)

為什么要設(shè)計有限狀態(tài)機(jī)？數(shù)字邏輯電路的構(gòu)成：-組合邏輯：輸出只是輸入邏輯電平的函數(shù)（有延時），與電路的原始狀態(tài)無關(guān)。-時序邏輯：輸出不只是輸入的邏輯電平的函數(shù)，還與前一狀態(tài)有關(guān)。同步時序邏輯是在同一時鐘跳變節(jié)拍的前提下，如輸入條件滿足，則進(jìn)入下一狀態(tài)，否則仍留在原來的狀態(tài)的狀態(tài)機(jī)。為什么要設(shè)計有限狀態(tài)機(jī)？數(shù)字邏輯電路的構(gòu)成：-組合邏輯：由與、或、非門組成的網(wǎng)絡(luò)。常用的有：多路器、數(shù)據(jù)通路開關(guān)、加法器、乘法器….-時序邏輯：

由多個觸發(fā)器和多個組合邏輯塊組成的網(wǎng)絡(luò)。常用的有：計數(shù)器、復(fù)雜的數(shù)據(jù)流動控制邏輯、運(yùn)算控制邏輯、指令分析和操作控制邏輯。同步時序邏輯的設(shè)計是設(shè)計復(fù)雜的數(shù)字邏輯系統(tǒng)的核心。為什么要設(shè)計有限狀態(tài)機(jī)？組合邏輯舉例之一：一個八位數(shù)據(jù)通路控制器`defineON1‘b1`defineOFF1‘b0wireControlSwitch;wire[7:0]Out,In;assignOut=(ControlSwith==`ON)?In:8‘h00In[7]ControlSwitchOut[7]In[0]Out[0]…...…...為什么要設(shè)計有限狀態(tài)機(jī)？一個八位數(shù)據(jù)通路控制器的波形：In[7]ControlSwitchOut[7]In[0]Out[0]…...…...ControlSwitchin[7:0]開關(guān)out[7:0]tt31

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320000為什么要設(shè)計有限狀態(tài)機(jī)？：帶寄存器的八位數(shù)據(jù)通路控制器的波形In[7]ControlSwitchQ[7]CLOCKDQ[7]In[6]ControlSwitchQ[6]CLOCKDQ[6]。。。為什么要設(shè)計有限狀態(tài)機(jī)？組合邏輯舉例之二：一個八位三態(tài)數(shù)據(jù)通路控制器`defineON1‘b1`defineOFF1‘b0wireLinkBusSwitch;wire[7:0]outbuf;inout[7:0]bus;assignbus=(LinkBusSwitch==`ON)?outbuf:8‘hzzoutbuf[7]LinkBusSwitchbus[7]outbuf[0]bus[0]…...…...為什么要設(shè)計有限狀態(tài)機(jī)？八位三態(tài)數(shù)據(jù)通路控制器的波形:outbuf[7]LinkBusSwitchbus[7]outbuf[0]bus[0]…...…...關(guān)outbuf[7:0]開bus[7:0]tt31

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32ZZZZLinkBusSwitch為什么要設(shè)計有限狀態(tài)機(jī)？開關(guān)邏輯應(yīng)用舉例：寄存器間數(shù)據(jù)流動的控制開關(guān)qdqdqdqdqdqdqdqdqdqdqdqdclock開關(guān)S1

開關(guān)S2組合邏輯組合邏輯寄存器1寄存器2寄存器3為什么要設(shè)計有限狀態(tài)機(jī)？開關(guān)邏輯應(yīng)用舉例：寄存器間數(shù)據(jù)流動的控制開關(guān)clock開關(guān)S5

寄存器Cqd開關(guān)S6開關(guān)S3

寄存器Bqd開關(guān)S4開關(guān)S1

寄存器Aqd開關(guān)S2為什么要設(shè)計有限狀態(tài)機(jī)？開關(guān)邏輯的時延問題：控制數(shù)據(jù)運(yùn)算和流動的開關(guān)的開啟和關(guān)閉時序.組合邏輯輸出控制開關(guān)Sn

in[7:0]out[15:0]in[7:0]

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16‘d606延時10nsSn開關(guān)out[15:0]ttt為什么要設(shè)計有限狀態(tài)機(jī)？如果能嚴(yán)格以時鐘跳變沿為前提，按排好時序，來操作邏輯系統(tǒng)中每一個開關(guān)Si，則系統(tǒng)中數(shù)據(jù)的流動和處理會按同一時鐘節(jié)拍有序地進(jìn)行，避免了冒險和競爭現(xiàn)象，時延問題就能有效地加以解決。利用有限狀態(tài)機(jī)就能產(chǎn)生復(fù)雜的以時鐘跳變沿為前提的同步時序邏輯，并提供操作邏輯系統(tǒng)的開關(guān)陣列所需要的復(fù)雜控制時序（具有信號無鎖和先后次序等要求的）。

為什么要設(shè)計有限狀態(tài)機(jī)？clock10nsS2開關(guān)S1tttSnS3tttS4為什么要設(shè)計有限狀態(tài)機(jī)？如果我們能設(shè)計這樣一個電路：1）能記住自己目前所處的狀態(tài)；2）狀態(tài)的變化只可能在同一個時鐘的跳變沿時刻發(fā)生，而不可能發(fā)生在任意時刻；3）在時鐘跳變沿時刻，如輸入條件滿足，則進(jìn)入下一狀態(tài)，并記住自己目前所處的狀態(tài)，否則仍保留原來的狀態(tài)；4）在進(jìn)入不同的狀態(tài)時刻，對系統(tǒng)的開關(guān)陣列做開啟或關(guān)閉的操作。為什么要設(shè)計有限狀態(tài)機(jī)？

有了以上電路，我們就不難設(shè)計出復(fù)雜的控制列序來操縱系統(tǒng)的開關(guān)陣列。能達(dá)到以上要求的電路就是時序和組合電路互相結(jié)