原理圖輸入設計方法

《EDA技術》第三章原理圖輸入設計方法3.1QuartusII原理圖輸入設計利用EDA工具進行原理圖輸入設計的優(yōu)點：設計者不必具備許多諸如編程技術、硬件語言等新知識就能迅速入門，完成較大規(guī)模的電路系統設計。3.1Max+PlusII的原理圖設計QuartusII原理圖輸入設計的優(yōu)勢：能進行任意層次的數字系統設計。對系統中的任一層次或任一元件的功能能進行精確仿真在同一編輯環(huán)境中可對使用不同輸入設計方式完成的模塊進行調用，解決了原理圖與HDL語言混合輸入設計問題能對設計方案進行隨時的更改。通過編譯和下載，能在PLD上對設計項目進行硬件測試

和驗證。3.2一位全加器的設計向導半加器的真值表AB和S進位C0000011010101101為本項工程設計建立文件夾輸入設計項目（原理圖/VHDL代碼）存盤（原理圖或VHDL的取名,不要存C盤）將設計項目設置成工程文件Project選擇目標器件啟動編譯建立仿真波形文件（.SCF，非.WDF）仿真測試和波形分析引腳鎖定并重新編譯（若是Auto,引腳不能手動設定）編程下載硬件測試EDA設計的一般步驟Max+plusII3.2一位全加器的設計向導3.2一位全加器設計向導3.2.1基本設計步驟步驟1：為本項工程設計建立文件夾注意：文件夾名不能用中文，且不可帶空格。為設計全加器新建一個文件夾作工作庫文件夾名取為My_prjct注意，不可用中文！步驟2：輸入設計項目和存盤圖4-1進入MAX+plusII，建立一個新的設計文件使用原理圖輸入方法設計，必須選擇打開原理圖編輯器新建一個設計文件圖4-2元件輸入對話框首先在這里用鼠標右鍵產生此窗，并選擇“EnterSymbol”輸入一個元件然后用鼠標雙擊這基本硬件庫這是基本硬件庫中的各種邏輯元件也可在這里輸入元件名，如2輸入與門AND2，輸出引腳：OUTPUT圖4-3將所需元件全部調入原理圖編輯窗連接好的原理圖輸出引腳：OUTPUT輸入引腳：INPUT將他們連接成半加器圖4-4連接好原理圖并存盤首先點擊這里文件名取為：h_adder.gdf注意，要存在自己建立的文件夾中步驟3：將設計項目設置成工程文件(PROJECT)圖4-5將當前設計文件設置成工程文件首先點擊這里然后選擇此項，將當前的原理圖設計文件設置成工程最后注意此路徑指向的改變注意，此路徑指向當前的工程！步驟4：選擇目標器件并編譯圖4-6選擇最后實現本項設計的目標器件首先選擇這里器件系列選擇窗，選擇ACEX1K系列根據實驗板上的目標器件型號選擇，如選EP1K30注意，首先消去這里的勾，以便使所有速度級別的器件都能顯示出來圖4-7對工程文件進行編譯、綜合和適配等操作選擇編譯器編譯窗消去Quartus適配操作選擇此項消去這里的勾完成編譯！步驟5：時序仿真(1)建立波形文件。首先選擇此項，為仿真測試新建一個文件選擇波形編輯器文件(2)輸入信號節(jié)點。圖4-8從SNF文件中輸入設計文件的信號節(jié)點從SNF文件中輸入設計文件的信號節(jié)點點擊“LIST”SNF文件中的信號節(jié)點圖4-9列出并選擇需要觀察的信號節(jié)點用此鍵選擇左窗中需要的信號進入右窗最后點擊“OK”圖4-9列出并選擇需要觀察的信號節(jié)點(3)設置波形參量。圖4-10在Options菜單中消去網格對齊SnaptoGrid的選擇(消去對勾)

消去這里的勾，以便方便設置輸入電平(4)設定仿真時間。圖4-11設定仿真時間選擇ENDTIME調整仿真時間區(qū)域。選擇60微秒比較合適(5)加上輸入信號。圖4-12為輸入信號設定必要的測試電平或數據(6)波形文件存盤。圖4-13保存仿真波形文件用此鍵改變仿真區(qū)域坐標到合適位置。點擊‘1’，使拖黑的電平為高電平(7)運行仿真器。圖4-14運行仿真器選擇仿真器運行仿真器(8)觀察分析半加器仿真波形。圖4-15半加器h_adder.gdf的仿真波形(9)為了精確測量半加器輸入與輸出波形間的延時量，可打開時序分析器.圖4-16打開延時時序分析窗選擇時序分析器輸入輸出時間延遲(10)包裝元件入庫。

選擇菜單“File”→“Open”，在“Open”對話框中選擇原理圖編輯文件選項“GraphicEditorFiles”，然后選擇h_adder.gdf，重新打開半加器設計文件，然后選擇如圖4-5中“File”菜單的“CreateDefaultSymbol”項，將當前文件變成了一個包裝好的單一元件(Symbol)，并被放置在工程路徑指定的目錄中以備后用。步驟6：引腳鎖定可選擇鍵8作為半加器的輸入“a”選擇實驗電路結構圖6選擇鍵8作為半加器的輸入“b”可選擇發(fā)光管8作為半加器的進位輸出“co”可選擇發(fā)光管8作為半加器的和輸出“so”選擇實驗板上插有的目標器件目標器件引腳名和引腳號對照表鍵8的引腳名鍵8的引腳名對應的引腳號

引腳對應情況實驗板位置半加器信號通用目標器件引腳名目標器件EP1K30TC144引腳號1、鍵8：

aPIO13272、鍵7b

PIO12263、發(fā)光管8coPIO23394、發(fā)光管7soPIO22383.2一位全加器的設計向導步驟6：引腳鎖定選擇引腳鎖定選項引腳窗此處輸入信號名此處輸入引腳名按鍵“ADD”即可注意引腳屬性錯誤引腳名將無正確屬性！再編譯一次，將引腳信息進去選擇編程器，準備將設計好的半加器文件下載到目器件中去編程窗步驟7：編程下載(1)下載方式設定。圖4-18設置編程下載方式

在編程窗打開的情況下選擇下載方式設置選擇此項下載方式步驟7：編程下載(1)下載方式設定。圖4-18設置編程下載方式(2)下載。圖4-19向EF1K30下載配置文件下載（配置）成功！若鍵8、7為高電平進位“co”為‘1’和“so”為‘0’選擇電路模式為“6”模式選擇鍵全加器的真值表AinBinCinSumCo00000001100101001101100101010111001111113.2一位全加器的設計向導結論一位全加器可由兩個半加器和一個或門構成3.2一位全加器的設計向導3.2一位全加器的設計向導包裝成元件3.2一位全加器的設計向導步驟8：設計頂層文件(1)仿照前面的“步驟2”，打開一個新的原理圖編輯窗口圖4-20在頂層編輯窗中調出已設計好的半加器元件(2)完成全加器原理圖設計，并以文件名f_adder.gdf存在同一目錄中。(3)將當前文件設置成Project，并選擇目標器件為EP1K30TC144-3。(4)編譯此頂層文件f_adder.gdf，然后建立波形仿真文件。圖4-21在頂層編輯窗中設計好全加器(5)對應f_adder.gdf的波形仿真文件，參考圖中輸入信號cin、bin和ain輸入信號電平的設置，啟動仿真器Simulator，觀察輸出波形的情況。(6)鎖定引腳、編譯并編程下載，硬件實測此全加器的邏輯功能。圖4-221位全加器的時序仿真波形3.2.2設計流程歸納圖4-23MAX+plusII一般設計流程3.3二選一多路選擇器設計SABY00000010010101111000101111001111選擇器真值表：當S=0，Y輸出與A相同；當S=1，與B相同。3.3二選一多路選擇器設計3.3二選一多路選擇器設計時序仿真的結果：3.42位十進制頻率計的設計3.4.1有時鐘使能的兩位十進制計數器此線的作用6輸入與門3.4.1有時鐘使能的兩位十進制計數器3.4.2測頻時序控制電路測頻三部曲：計數、鎖存、清零允許計數鎖存計數值對鎖存器清零3.4.2測頻時序控制電路3.4.3頻率計頂層設計文件3.4.3頻率計頂層設計文件F_IN=410NS,CLK=2US,CNT_EN=2*8=16US,則顯示16000/410ns=39，顯示正常F_IN取反時，示數會變化1。由2位擴展為4位頻率計3.5參數可設置LPM兆功能塊3.5.1基于LPM_COUNTER的數控分頻器設計圖4-42數控分頻器電路原理圖COUT直接作為輸出當d[3..0]=10(即16進制數：A)時的工作波形。圖4-43數控分頻器工作波形3.5.1基于LPM_COUNTER的數控分頻器設計分頻比：加法計數時R=“1111”-D[3..0]+1減法計數時R=D[3..0]+1占空比不為50％，高電平的時間只持續(xù)一個時鐘周期的時間。3.5.1基于LPM_COUNTER的數控分頻器設計改進后的電路原理圖改進后的輸出當d[3..0]=10(即16進制數：A)時的工作波形。3.5.1基于LPM_COUNTER的數控分頻器設計分頻比：加法計數時R=2(“1111”-D[3..0]+1)減法計數時R=2(D[3..0]+1)占空比為50D觸發(fā)器上面的非門不能反置圖4-44數控分頻器工作波形模式5輸出沒有加寄存器，COUT直接輸出的情況如下：輸入：clk接CLK0,CLK_EN接鍵8，ACLR接鍵7D[3..0]接鍵4，3，2，1輸出：

q[3..0]接數碼管8

cout接指示燈8比較輸出加寄存器的情況，注意兩者的分頻比。3.5.2基于LPM_ROM的4位乘法器設計圖4-44用LPM_ROM設計的4位乘法器原理圖(1)用文本編輯器編輯mif文件注意事項：編輯不必按照順序沒有列出地址的ROM區(qū)默認數據為00每改動MIF文件須要重新編譯設計文件圖4-46LPM_ROM構成的乘法器仿真波形圖4-45LPM_ROM參數設置窗口(2)用初始化存儲器編輯窗口編輯mif文件圖4-47在InitializeMemory窗口中編輯乘法表地址/數據打開仿真窗口simulator,選擇initialize菜單中的initializememory選項；編輯完后，按exportfile,將文件以后綴mif存盤。選用模式4輸入：clk接clk0ad[3..0],即乘數1，接PIO3-PIO0,由鍵1控制；ad[7..4],即乘數2，接PIO7-PIO4,由鍵2控制；輸出：cnd[7..4]接數碼管8，作為十位的結果cnd[3..0]接數碼管7，作為個位的結果(其中輸入的乘數與被乘數會在數碼管1和2顯示)分析下面電路的功能：上圖時序仿真情況功能描述：對LOCK脈沖信號進行計數，OUTY作為計數輸出；當計數滿時，COUT輸出一正脈沖。3.6波形輸入設計方法圖4-48待設計電路的預設輸入輸出波形圖4-49打